编号：版本：V0.2页数：共页密级：SERDES FPGA设计手册更改记录版本拟制/更改审核批准生效日期更改内容V0.1 兜福2013.7.19 创建文档V0.2 兜福2013.9.11 添加补充了OSERDES部分，未完待续；注：作者兜福邮箱：zouxingyu705@，多多交流，共同进步。

目录SERDES FPGA设计手册 (1)目录 (2)1目的 (5)2范围 (5)3术语 (5)4SERDES基础知识 (5)5SERDES应用指南 (5)5.1ISERDES (5)5.1.1ISERDES基元 (5)5.1.2ISERDES基元的时钟解决方案 (9)5.2OSERDES (10)5.2.1OSERDES组成功能模块 (10)5.2.2OSERDES基元 (12)5.2.3OSERDES基元的时钟解决方案 (13)6SERDES应用指南 (14)6.1ISERDES设计 (14)6.1.1单个ISERDES单元设计(SDR) (14)6.1.1.1ISERDES配置参数 (14)6.1.1.2设计思想 (17)6.1.1.3仿真结果 (17)6.1.1.4ISERDES数据时序 (18)6.1.1.4.1ISERDES输入数据时序 (18)6.1.1.4.1ISERDES输出数据时序 (19)6.1.2单个ISERDES单元设计(DDR) (20)6.1.2.1ISERDES配置参数 (20)6.1.2.2设计思想 (20)6.1.2.3仿真结果 (20)6.1.3ISERDES宽度扩展 (20)6.1.3.1设计实例 (21)6.1.3.2仿真结果 (24)6.2OSERDES设计 (24)6.2.1单个OSERDES单元设计(SDR) (24)6.2.1.1OSERDES配置参数 (24)6.2.1.2设计思想 (26)6.2.1.3仿真结果 (27)6.2.1.1OSERDES基元SDR模式时序 (27)6.2.2单个OSERDES单元设计(DDR) (27)6.2.2.1OSERDES配置参数 (28)6.2.2.2设计思想 (28)6.2.2.3仿真结果 (28)6.2.2.1OSERDES基元SDR模式时序 (29)6.2.3OSERDES宽度扩展 (29)6.2.3.1设计实例 (29)6.2.3.1仿真结果 (31)1目的为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。

2范围本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。

3术语ISERDES：串并转换器。

OSERDES：并串转换器。

4SERDES基础知识待补充。

5SERDES应用指南5.1ISERDES5.1.1I SERDES基元图 1 ISERDES基元图 2 ISERDES内部组成单元结构框图图 3 当使用Memory模型是ISERDES内部的连接情况表 1 ISERDES端口列表Port Name Type Width DescriptionQ1-Q6 Output 1(each) 寄存器输出SHIFTOUT1 Output 1 进位输出，用于数据宽度的扩展。

连接到从IOB的SHIFIN1。

SHIFTOUT2 Output 1 进位输出，用于数据宽度的扩展。

连接到从IOB的SHIFIN2。

BITSLIP Input 1 启动bitslip操作CE1Input 1(each) 时钟使能输入CE2CLK Input 1 高速时钟输入，对串行输入数据流进行时钟控制。

CLKB Input 1 高速时钟第二输入，对串行输入的数据流进行时钟控制。

总是连接~CLK。

CLKDIV Input 1 时钟CLK的分频时钟，取决于解串的数据宽度。

控制着延迟单元、解串数据、Bitslip子模块和CE单元进行时钟控制。

D Input 1 来自IOB的串行输入数据。

OCLK Input 1 用于存储器应用的高速时钟输入，该信号只有在INTERFACE_TYPE属性配置为("MEMORY")时，才可用；配置为”NETWORKING”时，直接赋0值即可。

SHIFTIN1 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT1。

SHIFTIN2 Input 1 用于数据扩展的进位输入，连接到主IOB的SHIFTOUT2。

RST Input 1 异步复位输入，高有效。

表 2 ISERDES属性列表Atrribute Name Eescription Value Default ValueBITSLIP_ENABL E 允许用户使用或者忽略bitslip子模块。

该属性在INTERFACE_TYPE属性配置为MEMORY时必须配置为FALSE，在配置为NETWORKING时必须配置为TURE。

字符串：TURE或FALSEFALSEDATA_RATE 允许将输入的数据流作为”DDR”或者”SDR”来进行处理。

字符串：DDR或SDRDDRDATA_WIDTH 定义串并转换的宽度，合法的值取决于DATA_RATE的配置（SDR或者DDR）。

如果DATA_RATE = DDR，则此值限制为4、6、8 或10。

如果DATA_RATE = SDR，则此值限制为2、3、4、5、6、7 或8。

4INTERFACE_TYP E 选择ISERDES的使用说明字符串：MEMORY或NETWORKINGMEMORYNUM_CE 定义时钟使能数整数：1或2 2SERDES_MODE 当使用宽度扩展时定义SERDES是主模块，还是从模块。

字符串：MASTER或SLA VE。

MASTER表 3 推荐的数据宽度配置5.1.2I SERDES基元的时钟解决方案CLK和CLKDIV的相位关系，在串并转换的过程中是非常重要的。

CLK和CLKDIV的相位关系应该是理想对齐的。

FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。

在networking模式下，解决时钟相位关系的唯一办法是：•CLK driven by BUFIO, CLKDIV driven by BUFR•CLK driven by DCM, CLKDIV driven by the CLKDV output of the same DCM•CLK driven by PLL, CLKDIV driven by CLKOUT[0:5] of same PLL在Memory Interface模式下，解决时钟相位关系的唯一办法是：•CLK driven by BUFIO or BUFG•OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM •OCLK driven by PLL and CLKDIV driven by CLKOUT[0:5] of same PLL图 4 控制CLK和CLKDIV相位对齐的时钟解决方案//补充文档内容从以下区域进行添加5.2OSERDESOSERDES：输出并串转换器逻辑资源，具有专门用来帮助实现源同步接口的待定时钟控制和逻辑资源。

每个OSERDES模块包含一个用户数据和三态控制的专用串行器。

数据和专用串行器都可以配置成SDR和DDR模式。

数据串行化可大6：1，如果使用“OSERDES宽度扩展，则是10：1”。

三态串行化可达4：1。

5.2.1O SERDES组成功能模块图OSERDES功能框图在OSERDES并串转换过程中，并行数据串行化是从数据引入引脚的最低位到最高位的顺序进行的（即D1输入引脚上的数据传输到OQ引脚的首位）。

OSERDES使用CLK和CLKDIV两个时钟进行数据速率转换。

CLK是高速串行时钟；CLKDIV是分频并行时钟。

假定CLK和CLKDIV相位对齐，表**所示为各种模式下CLK与CLKDIV之间的关系。

表** 并串转换器的clk/clkdiv关系SDR模式下的输入数据宽度输出DDR模式下的输入数据宽度输出CLK CLKDIV2 4 2X X3 6 3X X4 8 4X X5 10 5X X6 —6X X7 —7X X8 —8X XOSERDES延迟Oserdes模块的输入到输出延迟取决于DATA_RATE和DATA_WIDTH属性。

延迟的定义是，并行数据样本输入OSERDES所需的慢时钟(CLKDIV)周期数，后加OSERDES在并行数据采样之后将第一个串行数据送入OQ输出所需的快时钟(CLK)周期数。

表××概述了各种OSERDES延迟值。

5.2.2O SERDES基元图oserdes基元端口名称类型宽度描述OQ 输出output 1 数据通路输出，并转串后的串行输出。

SHIFTOUT1 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN1。

SHIFTOUT2 输出 1 数据宽度扩展的进位输出，连接到主OSERDES的SHIFTIN2。

TQ 输出 1 三态控制输出CLK 输入 1 高速时钟输入，驱动并串转换器的串行侧。

CLKDIV 输入 1 分频时钟输入。

对延迟单元，解串数据，Bitslip自模块和CE单元进行时钟控制。

为CLK端口所连接时钟的分频版本，分频大小根据数据转换宽度而定。

CLKDIV驱动驱动并串转换器的并行侧。

D1-D6 输入1/port 并行数据输入。

D1将最先出现在串行输出口OQ上。

所有并行数据全通过D1-D6进入OSERDES模块。

OCE 输入 1 输出数据时钟使能，高有效。

该信号可以作为输入OSERDES基元内的并行数据的同步有效标志，并可以同时输出到接收转换后的串行数据的一方，作为一个有效数据的起始位置的判断标志。

REV 输入 1 反转SR引脚。

OSERDES模块中没有此端口。

SHIFTIN1 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT1。

SHIFTIN2 输入 1 数据宽度扩展的进位输入，连接到从OSERDES的SHIFTOUT2。

SR 输入 1 设置/复位。

在OSERDES模块中，此引脚只作为异步复位。

T1-T4 输入1/port 并行三态输入。

所有并行三态信号，都通过端口T1到T4进入OSERDES模块。

此端口连接到FPGA内部资源，可以配置成一位或者四位。

TCE 输入 1 三态控制通路时钟使能，高有效。

5.2.3O SERDES基元的时钟解决方案6SERDES应用指南6.1ISERDES设计6.1.1单个ISERDES单元设计(SDR)6.1.1.1ISERDES配置参数Iserdes仿真设计的练习中将iserdes的参数配置为图XX中的参数，具体参数释义如表XX所示。