LAB Mixed-Signal simulation
• 目的 • 任务
– 创建各单元电路不同抽象层次的描述 – 创建顶层仿真电路(top cell schematic) – 创建用于实现mixed-signal和view switching的top cell config view – 修改config view的内容，实现view switching – 修改config view和Simulator，实现mixed-signal仿真 – 使用单元电路不同抽象层次的描述，对比仿真速度
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顶层仿真电路
• 创建用于仿真的电路PLL_SIM schematic
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查看单元描述
在library manager下可查看各单元各个层次的描述： 行为描述：veriloga view, function view 晶体管级描述: schematic view
请分析各单元的veriloga view的内容, 尽量去理解代码;
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Mixed-signal仿真
• 特别地, 在config中将Fdiv_20配置为functional view时, 就形成了数模混合仿真, 此时要将simulator由spectre修 改为spectre-Verilog, 并且设置模拟/数字接口特性
Step 1
设置完simulator后, 到simulation->options->digital…下面察看verilog仿真 工具的设置，服务器默认verilog.vmx，不用修改
View switching
后面的仿真设置与 通常的一样 只是现在各单元用 于仿真的view可根 据仿真速度的要求 通过top cell config view来选择切换. 比如Fdiv_20可选择 veriloga或 schematic
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仿真速度对比
• • • • 将Fdiv_20设置为schematic, 进行仿真,记下时间; 将Fdiv_20设置为veriloga, 进行仿真,记下时间; 对比两种时间. 自己可对各个cell的描述进行修改,并进行仿真. 尽量去理解config view管理仿真的思路与作用. 从而提高电路仿真验证的效率.
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启动mixed-level仿真
启动Analog artist: 在PLL_SIM:schematic编辑窗口中, 点击: Tools -> Analog Evironment 等待片刻, 可看到如 下的仿真控制窗口:
注意: 这里仿真所用 的Design是 config view
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启动mixed-level仿真
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创建topcell config view
在library manager窗口, 点击: File -> New -> Cellview… 在弹出的窗口中作如下设置并点OK:
注意: 我们要创建的是 PLL_SIM:config
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创建topcell config view
在弹出的New Configuration窗口中设置好Top Cell 然后点 Use Template… 在弹出的Use Template窗口中将Name项选择为spectreVerilog, 点OK 然后在New Configuration窗口点OK
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分频器描述
• 分别采用schematic, veriloga, verilog
schematic
verilog veriloga
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创建verilog描述
• 在course库中新建一个cell，name为Fdiv_20， tool选用verilog-editor，view取名为 functional。然后点击OK。这时会弹出一个 verilog文本编辑器 • 在弹出的文本编辑器中，进入编辑模式，输入 verilog代码。 • 保存并退出文本编辑器, 这时会弹出对话框提 示verilog代码有错误或者警告。若有错, 改正 后，再退出文本编辑器 • 这时会弹出是否需要创建symbol view的提示 窗口, 点击‘YES’则自动生成symbol
电路结构
• 根据系统级设计结果, 构造PLL电路
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PFD描述
• 采用schematic view
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CHP描述
• 采用schemchematic view
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VCO描述
• 采用veriloga view
Cadence中自带一个 名为ahdlLib的库,里 面有各种常用单元 的行为级Veriloga描 述, 可选择拷贝, 并 在其基础上修改得 到自己需要的单元 描述
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在这个窗口中, 可定义每个子 单元用于仿真 的view, 实现 view switching. 方法是: 点击选中一行, 然后点右键可 弹出图示的菜 单选择项, 选 择可用的view 最后注意保存 后退出
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启动mixed-level仿真
在library manager窗口, 选中: COURSE:PLL_SIM:config 并点右键选择 open… 在弹出的小窗口中, 做如下选择同时打开 PLL_SIM的schematic和config view
李福乐
– 学习在Cadence环境下实现Mixed-signal仿真；
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仿真对象
• PLL倍频电路（20倍频） • 特点:
– – – – 参考频率2MHz 输出频率40MHz 环路带宽=Fref/20 相位裕度: ~60度
– 三阶无源环路滤波器
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系统级设计
• 采用EASYPLL来设计环路滤波器
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• 现在, 像平常一样设置仿真类型, 仿真参数, 输入输出信号 等, 点击“netlist and run”就可启动混合仿真了. • 可对比Fdiv_20分别为schematic和functional时的PLL_SIM 的仿真速度 • (注意: 如果在config中重新将Fdiv_20切换为schematic view, 则需要将simulator重新设置为spectre, 因此此时电路 中已没有任何verilog描述的单元了) • 混合信号仿真更贴近实际的设计划分, 是数模混合电路系统 级仿真的利器.
Step 2
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Mixed-signal仿真
• 在schematic窗口的mixed signal->display partitions下面，也可以查看数 字与模拟部分的划分。例如，下图选择digital only; 也可选择analog only等查看.
此处有高亮显示
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Mixed-signal仿真
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Mixed-signal仿真
• 设置A/D/A接口特性: 在PLL_SIM:schematic窗口中，选择tools->mixed signal opts，在菜单栏出现mixed-signal，选择mixed-signal->interface elements->library…，在其中model IO为input情况下设置数字系统的0、1阈 值（a2d_v0是数字系统认为是0的最大阈值，a2d_v1是数字系统认为是1的 最小阈值， a2d_tx表示当电压位于a2d_v0和a2d_v1 之间超过一定时间后， 便认为数字信号为X）。然后改变model IO为output，可以设置数字信号的 下降沿、上升沿、高电平与低电平等参数。设置完毕即可关闭该对话框。