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译码器（续）
对4位二进制编码进行译码： 使用一个4-16译码器； 使用两个3-8译码器。
当N3等于0时，使能上面的译 码器U1，译码电路对0000-0111共 8个输入组合进行译码。
当N3等于1时，使能下面的译 码器U2，译码电路对1000-1111共 8个输入组合进行译码。 用译码器和门电路实现组合逻 辑电路。
第4 章
组合逻辑设计原理
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公理与定理
公理（5条） （A1）如果X≠1，则X＝0；（A1'）如果X≠0，则X＝1。（ 开关变 量X的取值特性）
（A2）如果X＝0，则X'＝1；（A2'）如果X＝1，则X '＝0。（ 反相 器的功能特性）
（A3） 0· 0＝0 ； （A4） 1· 1＝1 ； （A5） 0· 1＝1· 0＝0；
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组合电路分析
从电路图得到电路逻辑函数的形式描述，如真值表、逻辑表达式。 确定电路行为； 根据代数描述提出逻辑函数的不同电路结构； 分析包括电路在内的更大系统时，可使用电路功能特性的代数描述。 穷举法：穷举电路的输入组合及对应的响应。 代数法：逐级写出各个逻辑门的输出表达式，并用代数化简法化简 最终的逻辑表达式。
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信号名和有效电平（续）
引脚没有“圈”表示高电平有效，否则表示低电平有效。
当画与门或者或门符号的边框、或表示大规模逻辑组件的矩形符号时， 我们认为给定逻辑功能只在符号框内部发生，与引脚是否有“圈”没有关 系。 只有当输入为有效电平时，输出才会有效。
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编码器
编码器（encoder）也是一种多输入、多输出电路，它将输入编码转换 为输出编码，输入码字到输出码字之间存在一对一的映射关系，但输入码 字长度比输出码字长度要长。
当多个请求有效时，编码器产生最高优先级的请求的编号，这样的器件 称做优先编码器。
注意编码器的级联使用方法
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公理与定理（Байду номын сангаас）
n变量定理
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公理与定理（续）
德· 摩根定理

+
1 0 反变量 原变量
19
+
0
F
1 原变量 反变量
F'
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公理与定理（续）
德· 摩根定理（续）
使用广义德· 摩根定理时，要保持原逻辑表示式中运算符号的优先顺序不变。
原理图：系统的电气元件、元件间的互连和构建系统所需的全部细节 的正式说明，包括IC类型、参考标志符和引脚数。
4.
5.
定时图：说明做为时间函数的各种逻辑信号的值，包括关键信号之间 的因果延迟。
结构化逻辑器件描述：描述可编程逻辑器件（PLD）、现场可编程门 阵列（FPGA）、专用集成电路（ASIC）的内部功能，通常用硬件描述 语言来书写，也可以是逻辑等式、状态表或状态图等形式。 电路描述：叙述性的文本文件，它跟其他文档一起解释电路内部怎样 工作。
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6.
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信号名和有效电平
经过很好选择的信号名能将有关信息传递给阅读者，如受控的动作 （GO、PAUSE）、检测的条件（READY、ERROR）、传送的数据 （INBUS[31:0]），等等。 一个信号如果在高电平 （高态）或“ 1”时（正 逻辑）完成命名的动作或 表示命名的条件，则称此 信号为高电平有效，否则 为低电平有效。当信号处 于有效电平时，称其为有 效，否则称其为无效。 信号的有效电平为信号 名的一部分。
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可编程逻辑阵列PLA（续）
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可编程阵列逻辑PAL
也是一种组合的、二级“与-或”器件，但或门阵列不可编程，是固定 的。 三态控制 可组成时序电路
双向引脚
7个与门， 乘积项较多时可分解成 “与-或-与-或”来实现。 可编程
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溢出判断
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编码
十进制数的二进制编码
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编码（续）
葛莱码
ASCII码
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编码（续）
检错码与纠错码 任意两个码字之间的最小距离（码距） 奇偶校验码 海明校验码
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第3 章
数字电路
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卡诺图化简法
该方法简单、直观、容易掌握，当变量个数小于等于6时非常有效，在逻辑 设计中得到广泛应用。 一般步骤：
第一步：作出函数的卡诺图；
第二步：在卡诺图上圈出函数的全部质蕴涵项（画最大的卡诺图）； 第三步：从全部质蕴涵项中找出所有必要质蕴涵项；
第四步：若全部必要质蕴涵项尚不能覆盖所有的1 方格，则需从剩余 质蕴涵项中找出最简的所需质蕴涵项，使它和必要质蕴涵项一起构成函 数的最小覆盖。
数字设计
总复习
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第1 章
引言
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名词
模拟与数字信号 数字设计的软件技术 集成电路：IC，SSI，MSI，LSI，VLSI 可编程逻辑器件：PLD，PLA，PAL， CPLD，FPGA 专用集成电路：ASIC（半定制ASIC，全定制ASIC，可编程ASIC）
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三态器件
共享总线时，不允许有一个以上的三态器件同时处于非高阻状态。 对典型的三态器件，进入高阻态比离开高阻态快，即tpLZ和tpHZ都小于 tpZL和tpZH。 使用三态器件唯一真正安全的方法是设计控制逻辑，以保证同线上有一 段足够长的截止时间（dead time），在此期间不应有任何器件驱动同线。
逻辑门
逻辑信号与门电路 逻辑信号：电气上对应一个一定范围的电压； 逻辑变量：一个事件的两个方面； 正逻辑与负逻辑； 基本门电路：与、或、非、与非、或非；
定时图（波形图）；
两个最成功的逻辑系列：双极型系列和CMOS系列 CMOS与非门、或非门、非门的构造
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（A3'） 1＋1＝1 （A4'） 0＋0＝0 （A5'） 1＋0＝0＋1＝1 “与”和“或” 操作的特性
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公理与定理（续）
单变量定理
可用完备归纳法证明
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公理与定理（续）
二变量和三变量定理
运算优先顺序
分配律 定理T9和T10广泛地用来简化逻辑函数。 在所有的定理中，可以用任意逻辑表达式来替换每个变量。
逻辑函数的标准表示方法
1. 2. 3. 4. 5. 真值表 最小项列表：F(X, Y, Z) = XYZ(0, 3, 4, 6, 7 ) 标准积之和式：F(X, Y, Z) = X'Y'Z' + X'YZ +XY'Z' +XYZ' +XYZ 最大项列表：F(X, Y, Z) = XYZ(1, 2, 5 ) 标准积之和式：F(X, Y, Z) =(X+Y+Z')(X+Y'+Z)(X'+Y+Z')
如果输入信号的有效电平与所连接的输入引脚的有效电平相反，则 当信号无效时，激活符号框内的逻辑功能。只要可能就应避免这种情 形，因为它迫使我们要特别留意逻辑取反才能读懂电路。
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可编程逻辑阵列PLA
一种组合的、二级“与-或”器件，对其编程可以实现任何“积之和” 逻辑表达式，受限条件： 输入的数目（n） 输出的数目（m） 乘积项的数目（p）
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组合电路设计
电路描述和设计 用真值表对电路进行描述，不容易出现错误，容易用标准和或标准 积表达式直接设计，当变量数很多时表可能会很大。 用连接词“与”、“或”、“非”来描述逻辑函数，可以通过定义 辅助变量简化表达式，比写出完全真值表要容易些（当变量数很多 时），但容易出现错误。
通用阵列逻辑器件GAL
可以通过编程实现组合和时序电路。 下图编程为纯组合模式
输出极 性选择
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译码器
译码器（decoder）是一种多输入、多输出电路，它将输入编码转换为 输出编码。 输入码字到输出码字之间存在一对一的映射关系。 最常用的输入编码是n位二进制编码，最常用的输出编码是m中取1码。 通常有m>n。 n位输入编码不一定代表0到2n-1个整数，可表示任意信息。 有效的输入编码数不一定有2n个，如十进制译码器。
没有必要质蕴涵项的情况 包含无关最小项的逻辑函数的化简 多输出逻辑函数的化简
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竞争与冒险
竞争：信号经不同路径到达某一逻辑门有时间差的现象。 冒险：当输入由某一种取值组合变为另一种取值组合时，由于竞争使得 电路产生了与稳态输出不同的、暂时的错误输出。
按输入变化前后输出是否相等分为静态和动态冒险； 按错误输出的极 性分为0型和1型冒险，故有静态0型, 静态1型, 动态0型, 动态1型4种情况。
静态1型 静态0型 动态1型 动态0型 输入变化前的输出 输入变化后的输出
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竞争与冒险（续）
冒险的判断 代数法：检查是否存在某个变量X，它同时以原变量和反变量的形 式出现在函数表达式中，而且表达式在一定条件下可变成X+X„或者 XX‟ 的形式，若能则说明与函数表达式对应的电路可能产生冒险。 卡诺图法：当描述电路的逻辑函数为“与或”式时，可采用卡诺图 来判断电路是否存在冒险，其方法是观察是否存在“相切”的卡诺圈， 若存在则会产生冒险。 用增加冗余项的方法消除冒险 利用定理T11（XY＋X'Z＋YZ＝XY＋X'Z）在原表达式中加上多余的 “与项”或者乘以多余的“或项”，使原函数不可能在任何条件下出 现X+X'或者XX'的形式，从而消除冒险。