第四章节4.1组合逻辑电路的分析自测练习1.组合逻辑电路的输出仅仅只与该时刻的（ 输入 ）有关，而与（ 电路原来所处的状态 ）无关。

2．下图中的两个电路中，图（ a ）电路是组合逻辑电路。

题2图3．如果与门的输入是A 、B ，与门的输出逻辑表达式是（ AB ）。

4．下表所示真值表表示的逻辑功能是（ 1位加法器 ）（1位加法器、1位减法器）。

题4真值表5．一组合逻辑电路如用两级或非门构成，则其逻辑表达式应写成（c ）：（a ）与-或式 （b ）非-与式 （c ）或-非式 （d ）或-与式 6．下图所示的输出逻辑函数表达式F 1=( AB+C )，F 2=（ BC AB ）。

题6图4.2组合逻辑电路的设计自测练习1．若用74LS00实现函数Ｆ＝AB，A 、B 分别接74LS00的4、5脚，则输出F 应接到74LS00的（ 6 ）脚。

2．74HC54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A 、B 、C 、D ，当F 2A BF 1（a ）（b ）3~5脚，9~11脚都接逻辑0时，输出为（CDAB+）；而当3~5脚，9~11脚都接逻辑1时，输出又为（0 ）。

3．若要实现函数Ｆ＝（Ａ＋Ｅ）（Ｂ＋Ｄ），则用哪种芯片的数量最少（ b ）(a) 74LS00 (b) 74LS02 (c) 74HC58 (d) 74HC544．实现逻辑函数AC=可以用一个( 与或)门；或者用( 三)个与非门；F+AB或者用( 三)个或非门。

5．下面真值表所对应的输出逻辑函数表达式为F=（∑)7,5,3,2(m）。

题5真值表Array6．如果用74LS00实现图4-5所示的逻辑电路图，则相应的接线图为（A、B接1、2脚, 3、4脚短接，C接5脚，A、B接9、10脚，8脚接12脚，6脚接13脚，F接11脚）。

7．如果用74LS02实现图4-10所示的逻辑电路图，则相应的接线图为（A、B接2、3脚, 1、5脚短接，C接6脚，D接8、9脚，10脚接12脚，4脚接11脚，F接13脚）。

8．如果用74HC58实现图4-12所示的逻辑电路图，则相应的接线图为（A、B、C、D接2、3、4、5脚，F接6脚）。

9．如果用74HC54实现图4-14所示的逻辑电路图，则相应的接线图为（A接1、3脚B接9、12脚，C接2、10脚，D接4、13脚，5、11脚接逻辑1，F接6脚）。

4.3编码器自测练习1．二进制编码器有8个输入端，应该有（3 ）个输出端。

2．三位二进制优先编码器74LS148的输入2，4，13引脚上加入有效输入信号，则输出代码为（000 ）。

3．二-十进制编码器有（ 4 ）个输出端。

4．二－十进制优先编码器74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第6脚为逻辑（低）电平，第7脚为逻辑（低）电平，第9脚为逻辑（高）电平，第14脚为逻辑（高）电平。

5．74LS148输入端中无有效信号时，其输出CS为（1 ），EO为（0 ）。

6．74LS148输出端代码以（反码）（原码，反码）形式出现。

7．74LS147输入端为（低）电平有效，输出端以（反码）（原码，反码）形式出现。

8．图4-24是用两片74LS148接成的一个16－4线优先编码器，输入信号EI为输入使能端，输出信号EO为（输出使能端），CS为（输出标志位）。

4.4译码器自测练习1．（编码器）（译码器、编码器）的特点是在任一时刻只有一个输入有效。

2．（译码器）（译码器、编码器）的特点是在任一时刻只有一个输出有效。

3．二进制译码器有n个输入端，（2n）个输出端。

且对应于输入代码的每一种状态，输出中有（一）个为1（或为0），其余全为0（或为1）。

4．由于二-十进制译码器有（四）根输入线，（十）根输出线，所以又称为（四）线-（十）线译码器。

5．对于二进制译码器，其输出为（输入变量组成）的全部最小项。

6．74LS138要进行正常译码，必须满足G1=（1 ），G2A=（0 ），G2B=（0 ）。

7．当74LS138的输入端G1=1 ，G2A=0，G2B=0，A2A1A0=101时，它的输出端（Y5）（Y0~Y7）为0。

8．74LS138有（八）个输出端，输出（低）电平有效。

9．74LS42有（十）个输出端，输出（低）电平有效。

10．74LS47可驱动共（阳）极数码管，74LS48可驱动共（阴）极数码管。

11．当74LS48的输入端LT=1，RBI=1，BI/RBO=1，DCBA=0110时，输出端abcdefg=(0 0 1 1 1 1 1 )；当BI/RBO=0，而其它输入端不变时，输出端abcdefg=(0000000 )。

12．图4-34是将3-8译码器74LS138扩大为4-16译码器。

其输入信号A、B、C、D中（ D ）为最高位。

13．如果用译码器74LS138实现F ABC ABC ABC=++，还需要一个（ 3 ）（2，3）输入端的与非门，其输入端信号分别由74LS138的输出端（Y0、Y5、Y7）（Y0~Y7）产生。

4.5数据选择器与数据分配器自测练习1．仅用数据选择器（例如8选1 MUX、4选1 MUX）无法实现的逻辑功能是：（a）(a)数据并/串变换；(b)数据选择；(c) 产生逻辑函数。

2．一个十六选一数据选择器，其地址输入端有（c ）个。

(a)16 (b)2 (c)4 (d)83．设A 1、A 0为四选一数据选择器的地址输入端，D 3、D 2、D 1、D 0为数据输入端，Y 为输出端，则输出Y 与A 1、A 0及D i 之间的逻辑表达式为( a )。

(a). 301201101001D A A D A A D A A D A A +++ (b). 301201101001D A A D A A D A A D A A +++ (c). 301201101001D A A D A A D A A D A A +++ (d) 301201101001D A A D A A D A A D A A +++4．参看图4-43，如果74LS151的G=0，A 2A 1A 0=011，则Y =（0 ），如此时输入端D 0~D 7均为1，则Y =（ 1 ）。

5．参看图4-43，如果74LS151的G=1，则Y=（ 0 ）。

此时输出与输入（无关 ）（有关，无关）。

6．参看题6图，如果变量A 、B 取值为11，输出Y 为（ 1 ）；变量A 、B 取值为00，输出Y 为（ 0 ）。

题6图 题7图7．参看题7图，输出Y 的逻辑表达式为（ AB B A C B A Y ++= ）。

4.6加法器自测练习1．半加器有（ 2 ）个输入端，（ 2 ）个输出端；全加器有（ 3 ）个输入端，（ 2 ）个输出端。

2．两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（ 0101 ）。

3．串行进位的加法器与并行进位的加法器相比，运算速度（慢 ）（快，慢）。

4．（1100-1011）补码=（0001 ），（1000-1011）补码=（ 1101 ），（1000-1011）原码=（ 0011 ）。

5．使用两个半加器和一个（或 ）门可以构成一个全加器。

6．设全减器的被减数、减数和低位来的借位数分别为A 、B 、C ，则其差输出表达式为（∑)7,4,2,1(m），借位输出表达式为（∑)7,3,2,1(m）。

4.7比较器自测练习1．将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端L1(A＞B)为（ 1 ），L2(A<B) 为（0 ）和L3(A＝B)为（0 ）。

2．74LS85不进行级联时，其三个级联输入端A＇>B＇、A＇<B＇和A＇=B＇分别接（低）电平。

3．参看图4-59，将二进制数A=11001011和B=11010100作为八位数值比较器的输入时，四位数值比较器C0的的三个数据输出端分别为（L1(A＞B)为 1 ，L2(A<B) 为0 和L3(A ＝B)为0 ）；四位数值比较器C1的的三个数据输出端分别为（L1(A＞B)为0 ，L2(A<B) 为 1 和L3(A＝B)为0 ）。

4.8码组转换电路自测练习1．需要（ 4 ）位才能将一个十进制数字编码为BCD码。

2．将8421BCD码10000101转换为二进制码为（1010101 ）。

3．将（1010）2转换为格雷码是（1111 ）。

4．将格雷码（0100）G转换为二进制数是（0111 ）。

5．将8位二进制码转换为格雷码，需要（八）个异或门构成。

4.9组合逻辑电路的竞争与冒险自测练习1．组合逻辑电路的竞争现象是由(同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线后到达门输入端的时间会有先有后)引起，表现为( 尖峰干扰)脉冲。

2．产生竞争冒险的原因主要是由于（门电路的延迟时间的不同）。

3．逻辑函数C+F+=，当变量的取值为（a,d ）时，将出现竞争冒险现BAA CC象。

(a). B=C=1 (b). B=C=0 (c). A=1，C=0 (d). A=B=04．消去竞争冒险的方法有（发现并消掉互补变量）、（增加乘积项（冗余项））、（输出端并联电容）。