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序号(座位号):
杭州电子科技大学
实验报告
课程名称: 数字原理与系统设计实验
实验名称: 组合电路时序分析与自动化设计
指导教师:
学生姓名
学生学号
学生班级
所学专业
实验日期
实验一、设计8位串行进位加法器电路设计：
一位全加器：
八位串行进位加法器：
仿真波形：
实验二、设计5人表决电路
代码：
module BJDL45(A,B,C,D,E,YES,NO); input A,B,C,D,E;
output YES,NO;
reg YES,NO;
always@ (A,B,C,D,E,YES,NO) case ({A,B,C,D,E})
5'B00000:{YES,NO}<=2'B01;
5'B00001:{YES,NO}<=2'B01;
5'B00010:{YES,NO}<=2'B01;
5'B00011:{YES,NO}<=2'B01;
5'B00100:{YES,NO}<=2'B01;
5'B00101:{YES,NO}<=2'B01;
5'B00110:{YES,NO}<=2'B01;
5'B00111:{YES,NO}<=2'B10;
5'B01000:{YES,NO}<=2'B01;
5'B01001:{YES,NO}<=2'B01;
5'B01010:{YES,NO}<=2'B01;
5'B01011:{YES,NO}<=2'B10;
5'B01100:{YES,NO}<=2'B01;
5'B01101:{YES,NO}<=2'B10;
5'B01110:{YES,NO}<=2'B10;
5'B01111:{YES,NO}<=2'B10;
5'B10000:{YES,NO}<=2'B01;
5'B10001:{YES,NO}<=2'B01;
5'B10010:{YES,NO}<=2'B01;
5'B10011:{YES,NO}<=2'B10;
5'B10100:{YES,NO}<=2'B01;
5'B10101:{YES,NO}<=2'B10;
5'B10110:{YES,NO}<=2'B10;
5'B10111:{YES,NO}<=2'B10;
5'B11000:{YES,NO}<=2'B01;
5'B11001:{YES,NO}<=2'B10;
5'B11010:{YES,NO}<=2'B10;
5'B11011:{YES,NO}<=2'B10;
5'B11100:{YES,NO}<=2'B10;
5'B11101:{YES,NO}<=2'B10;
5'B11110:{YES,NO}<=2'B10;
5'B11111:{YES,NO}<=2'B10;
default: {YES,NO}<=2'B10;
endcase
endmodule 电路设计：
仿真波形：
实验总结：
1.书写CASE语句要注意符号和缩进。

2.提示顶层设计文件缺失时，可以在assignment菜单中调整。