MCH 北桥
SDRAM接口
SDRAM
100 MHz 时钟 发生器
100 MHz
5.2 基本同步时钟接口(续)
• 主要关注要满足在信号接收端，相对于时钟的预置（建立）时间和保持时间的要求. • 时间关系分析要考虑走线的传输延迟、串扰、时钟周期的抖动和边沿的偏移的影响 • 由器件的规格书可查同步输出相对于时钟输入边沿的延迟时间TCO的最大（max）和 最小（min）值；同步输入相对于时钟输入所需的预置时间Ts和保持时间Th最大和 最小值。 • 信号完整性模拟计算走线延迟和由时钟线长度不同所增加的偏移。 • 同步的概念：保证在一时钟上升边产生的信号驱动输出，一定在下一时钟上升边被 接收端电路接收。 时钟的偏移（Tskew）包括时钟芯片输出CLK1 和CLK2间的时间差和CLK1到驱动芯片与 时钟芯片 CLK2到接收端芯片走线延迟时间差。 由驱动芯片输出到接收端输入的走线延迟时间 为Tflight
66 MHz FFB
PFD
VCO
FVCO
Div A
FDIV1 FOUT
Div B
Div C • • • • FFB = 66.5MHz FVCO = 1066MHz FDIV1 = 533 MHz FOUT = 266 MHz
(VCO振荡频率范围） = 1.0-1.5 GHz) •
• •
DIV A = DIV B = DIV C =
Tskew Tco Tflight Ts，Th
驱动源芯片
接收端芯片
Tcycle
驱动芯片 时钟输入 驱动芯片 信号输出 地址、数据、控制 接收芯片 信号输入 接收芯片 时钟输入
预置时间 抖动 (Jitter) 偏移 (Skew)
Tco
Tflight
容限
Tcycle = Tcomax + Tflightmax + Tsmax + Tjitter + Tskew + Tmargin
ISA槽 SYSCLK 8.33MHz BITCLK_CODEC 12.288MHz (AC97)
LAN CLK 2.5 /25MHz for 10/100BASE-T
• 主时钟芯片 -- 主时钟芯片用14.31818MHz晶振 产生基本参考时钟14.318MHz（周 期69.84ns）。14.318MHz的参考 时钟输出送ISA槽做OSC信号和南 桥内定时电路(8253)的时钟。早期 ISA总线时钟为14.318M的三分频 4.33MHz。现在ISA的SYSCLK由 南桥或PCI – ISA转换芯片产生， PCI总线时钟的四分频（8.33M)。 决大多数ISA卡用OSC或内部时钟； 只少数卡用SYSCLK。 SYSCLK频率可能影响普通键盘。 OSC可能影响ISA卡。 -- 在主时钟芯片内用锁相环（PLL） 变频电路产生主板的系统总线时钟 66/100/133MHz和SI/O及USB电路 所用的24/48MHz时钟 -- 产生系统总线时钟 的信号源时钟 经过分频电路产生33MHz的PCI总 线时钟和66MHz的AGP时钟
CPU
66MHz
AGP
GMCH
DIMM CLK Buf. USB 48MHz 实时时钟 32.768 KHz
100/133 MHzFra bibliotekDIMM PCI总线 槽/芯片
33MHz
南桥
24/48 MHz 14.318MHz
LPC SI/O
24.576 MHz 25.000 MHz
CODEC
Platform LAN connect
目录 1、 时钟的重要性 2、主板上的基本时钟和时钟分配 3、晶振(石英晶体)和晶振电路 4、锁相环（PLL）变频电路框图
附：与主时钟芯片有关的问题
5、接口的时间关系
5.1 接口的类型：开关方式的定义 5.2 基本同步时钟接口 5.3 源同步 5.4 差分时钟
1、 时钟的重要性
• 程序执行的节拍控制和系统的工作速度由时钟决定 • 硬件设计的基础 – 寄存器级传送和有限状态机（内部时序控制电路）都离不开时钟 • • 芯片间接口数据的发送与接受要以时钟为参考 系统的稳定性与时钟有密切关系
--晶振电路振荡频率的精度：除与晶振有关 外，还与负载电容CL及晶振走线有关 CL= [（CL1 x CL2）/（CL1+CL2）]+CS CL1、CL2为外接电容；CS为电路的杂散电容 X1 X2 ，包括反相器的输入/输出电容。 为保证精度，所购晶振允许的CL要和外接 的CL1、CL2匹配（并考虑反相器 的输入/输出电容的影响）。 QDI主板所用晶振的精度： 14.31818M、24.576M和25.000MHz晶振精度 为+/-30ppm；32768Hz晶振精度为+/-20ppm。 对实时时钟意味着一天快慢1.73秒。但由于 CL1和CL2容限的影响，实际精度要高于此值。 LAN时钟的精度要求不大于50ppm。 -- 晶振电路起振：开电时的起振是晶振电路必需注意的问题。反相电路输入（X1）和输出（X2） 间的高值电阻及接地电容CL1、CL2均有助于电路的起振。对Intel 的ICH芯片实时时钟的晶 振电路，为了增加电池寿命，减少了内部反相放大电路的功耗电流（约2µA，但驱动能量小）， 因而难以起振。外部增加自偏压电路。对电阻电容偏压电路，电池功耗电流小，但偏压不稳定， 有可能停振。特别是在高温高湿的环境，更易于停振。对电阻分压的偏压电路，偏压稳定，不 易停振。但电池功耗电流大。 -- PCB布线的注意点：为减少地线噪音的影响，CL1和CL2先相连，再单点接地。接X1和X2的线 要仅可能短和远离数字信号线，并适当加宽，减少串扰和分布电感的影 响。时钟芯片的电源要专门电感、电容滤波。滤波电容要靠近芯片，与 芯片的连接，要避免用过孔。
+
基本同步时钟接口
CLK 数据 数据驱动 CLK CLK 数据接收
+
源同步接口
选通接收 数据 选通 数据接收 流水线接口（线传输时间大于时钟周期的源同步接口） 流水线接口（线传输时间大于时钟周期的源同步接口）
+
数据 选通
数据驱动 数据接收
1 2 3 4 1 2 3 4
•
数据时钟混合编码接口
+
+
普通同步时钟接口用一共同的时钟源将时钟信号送到地址、数据和控制信号的驱动源 芯片和接收端芯片。例如SDRAM时钟缓冲-北桥-SDRAM芯片；主时钟芯片-CPU-北桥； 主时钟芯片-北桥-PCI槽或芯片 若时钟线的传输时间远小于时钟周期，驱动源芯片和接收端芯片可用同一时钟线驱动； 如14.318MHz时钟。若时钟线的传输时间与时钟周期相比，不能忽略，驱动源芯片和 接收端芯片分别用同一时钟源，线长需控制的两条时钟线驱动。
2 2 4
实际输出FDIV2
变频 - 主时钟芯片的输出信号频率可由两种方式更改： 通过跳线 - 在加电时芯片检测跳线状态，在加电复位期间得到稳定的频率输出。 通过软件（BIOS）经由系统管理总线（SMB）更改芯片内部控制寄存器值 – 接到新寄存器值后， 变频电路需一段时间（ms级）才能稳定，而AGP和PCI时钟CPU总线主时钟锁相由主时钟分频产生， 可能更改分频比（选不同分频比的电路）。这样AGP和PCI时钟输出可能出现毛刺或窄脉冲。因 而变频过程中主时钟的不稳定或AGP/PCI时钟的毛刺均易使系统死机。为系统稳定,避免死机 增加软件控制复位信号，变频时最好在这复位期间内。（至少暂停系统运行） 软件变频,选择避免AGP和PCI的分频有变化 EMI – 减少电磁辐射主时钟芯片采用频谱展宽(Spectrum)、关闭不用的DIMM/PCI槽时钟等技术。此 外可控的驱动强度和芯片外接地电容的调整通过改变边沿斜率也影响EMI。 频谱展宽：在压控振荡器电压输入上迭加一低频小幅度三角波或正弦波电压，使振荡器输出 频率不固定在很窄的频带内，而在规定的范围内缓慢变化。将频带展宽，EMI测试时频带窄， 能量峰值高。频带展宽，能量峰值低。频率变化的范围通常有+0.25%、 0.5%和 - 0.5%。频 率有正偏时使建立时间的容限减少，易引起死机。中心频率负偏，可使测试指标略偏低。 不用的DIMM/PCI槽等时钟控制：每个时钟输出有运行/停止控制。BIOS检测系统配置后，关 闭系统不用的时钟输出。去除了这些时钟线的辐射。减少了功耗和对地/电源的干扰。 系统管理总线（SMB）- BIOS通过SMB以串行方式访问时钟芯片内的控制寄存器。除选择频率组合； 开/关频谱展宽功能及选频率变化范围；时钟输出的运行/停止控制以外，还可控制时钟输出 的强度、偏移和延迟时间等。
晶振用于产生准确的振荡频率；计数器用于整数分频；PLL变频电路用于倍频（提高 频率）或非整数变频
压力 Quartz 压力 加压力产生电压 Quartz
+ -
加电压引起收缩
压电效应
晶体
电极
晶振 RLC 等效电路
R为谐振频率下内部振动损耗的等效电阻；C1和L为晶体谐振等效串 联谐振的电容和电感；C2为两电极间的充电电容（包括引线和外壳）。 两个谐振频率：串联谐振频率f s和并联谐振频率f p f s= (LC1)-1/2 /2π ； f a or f p= {L[C1C2/(C1+C2)]}-1/2 /2π 晶振工作频带宽（f s- f p ）。 实际的C2还应包括与引线外壳电容并联的晶振电路的负载电容CL。由于CL影响 f p ，规定的晶振精度在规定的CL值下测试。 关键参数：频率、负载电容、精度、起动功率
Tmargin = Tcycle – Tcomax – Tflightmax – Tsmax - Tjitter - Tskew Tcycle 限定了系统的最高工作频率（在芯片内部，由于是寄存器传送 限定了系统的最高工作频率（在芯片内部， 的同步设计， 中除走线外再加上寄存器间组合电路的延迟； 的同步设计， Tflightmax中除走线外再加上寄存器间组合电路的延迟； Tskew为两寄存器时钟间的偏移） 为两寄存器时钟间的偏移） 为两寄存器时钟间的偏移