.ENDS INV1
.SUBCKT INV2 IN OUT Wn=0.25u Wp=0.5u
Mn out in 0 0 NMOS W=Wn L=0.25U
Mp out in vdd vdd PMOS W=Wp L=0.25U
.ENDS INV2
*----------------------------------------------------
答：
故：
b)假定输入到B的时钟相对于输入到A的时钟有偏斜的情况存在，那么在下列情况下求输入最高时钟频率。
ⅠTskew = 50ps
ⅡTskew = -50ps
答：
Ⅰ:
Ⅱ:
附录
.TITLE EXPERIMENT 5
*---------------------------------------------------
.unprotect
*-------------------------------------------------
*netlist
.global vdd
.SUBCKT INV1 IN OUT Wn=0.25u Wp=0.5u
Mn out in 0 0 NMOS W=Wn L=0.5U
Mp out in vdd vdd PMOS W=Wp L=0.5U
*-------------------------------------------
XINV1 CLK 5 INV1 WN=0.25u WP=0.5u
XINV2 5 6 INV1 WN=0.25u WP=0.5u
XINV3 6 CLKD INV1 WN=0.25u WP=0.5u
XINV4 Q1 Q0 INV2 WN=0.25u WP=0.5u
* SIM OPTIONS
*---------------------------------------------------
.options post acct probe
.options tnom=25
.options ITL5=0
.OPTIONS ingold=2 limpts=30000 method=gear
.OPTIONS lvltim=2 imax=20 gmindc=1.0e-12
*---------------------------------------------------
.protect
.lib 'C:\Eric\Digital Integrated Circuit\experiment 5\cmos25_level49.lib' TT
M1 X CLK VDD VDD PMOS W=0.5u L=0.25u
M2 X D VDD VDD PMOS W=0.5u L=0.25u
M3 X CLKD VDD VDD PMOS W=0.5u L=0.25u
M4 Q1 X VDD VDD PMOS W=1u L=0.25u
M5 X CLK 1 GND NMOS W=0.25u L=0.25u
数字集成电路
实验报告
西北工业大学2014年5月27日星期二
实验五、时序逻辑
一、下图是一种用于AMD-K6处理器的脉冲寄存器。
VDD=2.5V，反相器的延迟TPinv=40Ps，回答下面的问题：
1、画出节点CLK，CLKd，X和Q两个时钟周期内的波形，其中输入D在一个周期中为0，在察这个寄存器的建立时间和保持时间。
答：这个寄存器对数据建立时间没有要求,可以达到0,而保持时间为 。
3、对该电路进行仿真，所有管子的初始尺寸可以设定为：
NMOS：W/L=0.5um/0.5um
PMOS：W/L=1.8um/0.5 um
通过观察关键点的波形，更改某些管子的尺寸，使电路能够正常工作。贴出正常工作时两个时钟周期的波形。其中D在一个周期为0，一个周期为1。
XINV5 Q0 Q1 INV2 WN=0.25u WP=0.5u
*-------------------------------------------------
* Power supply
.ic V(Q1)=0 V(X)=2.5 V(CLKD)=0
VDD VDD 0 2.5
VGND GND 0 0
*-------------------------------------------------
*INPUT
Vclk CLK 0 pwl(0 0 0.6n 0 0.61n 2.5 1.2n 2.5 1.21n 0 R )
VinD D 0 pwl(0 2.5 1800p 2.5 1811p 0 )
施加激励可参考：
Vclk CLK 0 pwl(0 0 0.3n 0 0.4n 2.5 0.7n 2.5 0.8n 0 R )
VinD D 0 pwl(0 0 800p 0 900p 2.5)
注意，在SP文件中加入初始状态描述
.icV(Q)=0 V(x)=2.5 V(CLKD)=0
.tran0.001n2nUIC
M6 1 D 2 GND NMOS W=0.25u L=0.25u
M7 2 CLKD GND GND NMOS W=0.25u L=0.25u
M8 Q1 CLK 3 GND NMOS W=0.5u L=0.25u
M9 3 X 4 GND NMOS W=0.5u L=0.25u
M10 4 CLKD GND GND NMOS W=0.5u L=0.25u
仿真代码见附录，仿真波形如下
从上到下依次表示CLK, CLKD, D, X, Q1
二、观察下面时序模块与组合逻辑模块共同构成组合路径(时钟占空比为50%)
a)A、B寄存器的建立时间Tsetup=100ps，保持时间Thold=0，与时钟相关的传输延迟Tcq=50ps，Tlogic=250ps，求输入时钟的最高频率（时钟偏斜时间Tskew=0）。
.tran 0.001n 2.5n UIC
.probe V(Q1) V(D) V(X) V(CLK) V(CLKD)
.END