uｓｅIEＥＥ.Ｓｔd_logic＿1164.AＬL;
ｅntiｔy pｒｏ1is
port(A1,Ｂ1，Ｇ１BAR，A0,B０,Ｇ0BAR:inｓtd_loｇic；
ｏr(couｔ,m1,ｍ２,m3）;
ﻩeｎdｍodule
ﻩ/*moduｌｅ ａdd(co,ｓ,a，b,ci)；／／数据流法
ﻩouｔput［3:0] s;
ﻩoutｐｕt co;
ﻩｉnpuｔ[３:0] a,b;
ﻩinput ｃi;
ﻩaｓsign {co,s｝＝a+b+ci；
ﻩendmodulｅ*/
libraｒyＩＥＥE；
endmoｄuｌe
ｍodｕｌe ｆuｌl_adｄ1（ａ，b,cin,sum,ｃｏuｔ);
ﻩiｎput a,b,cｉｎ;
ﻩoｕｔｐｕt sｕｍ,cout；
ﻩｗｉrｅ s1,m1,m2,m３；
ａnd（ｍ１,ａ,b),
(m2,ｂ,cin），
ﻩ(m3,a，ciｎ)；
xor（s1，a,b)，
ﻩ(sｕｍ，s1,ciｎ）；
四位全加器的VHDL与VｅriｌoｇHDL实现
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四位全加器的VHDL／VeｒiｌogHＤL实现
加法器的分类
(一)半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器的方框图。图２为半加器原理图。其中：A、Ｂ分别为被加数与加数，作为电路的输入端;S为两数相加产生的本位和,它和两数相加产生的向高位的进位C一起作为电路的输出。
s:oｕt std＿logiｃ_vecｔor（3 downto 0);
cout:out std_ｌogic);
end ａｄｄ4;
archiｔecｔuｒe bｅh ｏｆ add4 ｉｓ
siｇｎａl sｉnt:std_logic_ｖeｃｔｏr（4 ｄｏwnｔo 0)；
ｓignal aa，bｂ:std_loｇｉｃ＿veｃtor（4 dowｎｔo 0）;
outｐut[３:0] ｓ;
oｕtput ｃo;
ﻩinput[3:０] a,b;
iｎpuｔ ci;
reｇ co；
rｅｇ[3:0] s;
ﻩalways@(＊)
beｇin
{ｃo,ｓ}＝ａ+b+cｉ;
ﻩﻩend
eｎｄｍoｄule＊/
ﻩ
ﻩmｏdule add(s，co,a,b，ci)；//结构描述法
ﻩoutpｕt[3:0］ ｓ;
moduｌe add（A，Ｂ,CＩ,CO，S）;
paｒamｅtｅr Ｎ=4;
ﻩinpuｔ [N:1] Ａ,B;
input CI;
ﻩoｕtput ＣＯ；
output [N:１] S;
ﻩassｉgn ｛CO,S}=A+Ｂ＋ＣI;
ｅnｄmodule
四位全加器常用三种编程方法:
/*module add(ｓ,cｏ，a,b，cｉ)；/／行为描述法
so＜=ａ xｏr b; ﻫco＜=a aｎd b
程序设计：
lｉbrary iｅee;ﻫuｓｅ ieｅｅ．std_logｉc_１1６４．aｌl;
entｉtｙ ｈ_aｄder is
port (a，b:in std_logiｃ;
ｓｏ,ｃo:ｏｕt std_logｉc); ――定义输入、输出端口ﻫｅnｄ h_aｄdeｒ；ﻫarchiｔeｃtｕre ｂh ｏf h_adｄer isﻫｂegｉn
begｉn
aa＜='0' & a(3 ｄｏwntｏ 0); --４位加数矢量扩为5位,提供进位空间
ｂb<＝'0' & b（3 downto 0）;
ｓint<=ａａ+bb+ｃin；
s(3 dowｎtｏ 0)<＝sｉｎｔ(3 doｗｎto ０)；
cout<＝siｎｔ(４);
end ｂeh;
四位全加器VeｒiｌoｇHＤL程序代码如下:
ｏutpuｔ ｃｏ;
ﻩinpｕt[3:0] a,b；
ﻩinｐｕt ci;
fulｌ_ａdd１ ｆ0(a[0],b[0]，ci，ｓ[0],ci１）;
ﻩfuｌｌ_ａdｄ1 f1(a[1］,b[1],cｉ1，s［1],cｉ２);
ﻩfuｌl＿add1 f2(ａ[２］,b[２］，ci2,s[2],cｉ3);
full_ａdd１ f3(a［3],b[3］,ci3,s[3］,ｃo）;
根据二进制数相加的原则，得到半加器的真值表如表1所列。
信号输入
信号输出
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
１
0
1
表1 半加器的真值表
由真值表可分别写出和数S,进位数Ｃ的逻辑函数表达式为：
（1）
C=AB(２）
由此可见，式(１）是一个异或逻辑关系,可用一个异或门来实现;式(2)可用一个与门实现。仿真结果如图３所示:
六、四位全加器
四位全加器VＨDL程序代码如下:
library ieee;
usｅ iｅee.sｔd＿loｇic_１16４.aｌl；
uｓe ieeｅ.sｔd_logic_unsigned.all;
enｔｉty aｄｄ is
port（ｃin：iｎ sｔd_logic;
ﻩa，b：in std＿logiｃ_vector(3 downto ０);
图３ 半加器仿真图
(二）全加器
除本位两个数相加外，还要加上从低位来的进位数,称为全加器。图４为全加器的方框图。图5全加器原理图。被加数Aｉ、加数Bi从低位向本位进位Ｃi-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。
so<=ａ xoห้องสมุดไป่ตู้ ｂ; ――“异或”运算ﻫｃo<=ａ ａnd b; ――“与”运算ﻫeｎd bｈ；
（二） 全加器ﻫ1位全加器可由两个半加器组成，在半加器的基础上，采用元件调用和例化语句,将件连接起来，而实现全加器的ＶＨDL编程和整体功能。全加器包含了两个半加器和一个或门。在此基础上可设计出四位全加器。
信号输入端
信号输出端
Ai
Bi
Ｃi
Ｓｉ
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
０
0
１
1
０
１
1
0
0
1
0
1
0
１
0
1
1
１
0
0
1
1
1
1
1
１
表2 全加器逻辑功能真值表
多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。
5、加法器的VHDL实现
(一） 半加器
ＶＨＤL语言描述语句为: