EDA课程设计报告------8位二进制乘法器设计班级：学号：姓名：目录一．八位乘法器的设计要求与设计思路••2.1 设计目的••2.2 设计要求••二．八位乘法器的综合设计••3.1 八位乘法器功能••3.2 八位乘法器设计方案••3.3 八位乘法器各功能模块VHDL描述及仿真图形••3.4 八位乘法器顶层模块VHDL设计及下载验证••心得体会••参考文献••一、八位乘法器的设计要求与设计思路1.1实验目的学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法1.2实验内容利用移位相加原理设计一个8位二进制乘法器。
1.3实验要求用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。
二、八位乘法器的综合设计2.1 八位乘法器功能通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。
2.2乘法器设计方案该乘法器是有由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方法来实现相乘。
用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。
直到所有的部分积都被加过一次。
例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8 位乘法器的层次结构，分为以下4 个模块：①右移寄存器模块：这是一个8 位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
②加法器模块：这是一个8 位加法器，进行操作数的加法运算。
③1 位乘法器模块：完成8 位与1 位的乘法运算。
④锁存器模块：这是一个16 位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。
按照上述算法，可以得到下图所示之框图和简单流程图。
图中8 位移位寄存器reg_8 存放乘数a，从a 的最低位开始，每次从reg_8 中移出一位，送至1×8 位乘法器multi_1 中，同时将被乘数加至multi_1 中，进行乘法运算，运算的结果再送至8 位加法器adder_8 中，同时取出16 位移位寄存器reg_16 的高8 位与之进行相加，相加后结果即部分积存入reg_16 中，进行移位后并保存。
这样经过8 次对乘数a 的移位操作，所以的部分积已全加至reg_16 中，此时锁存器reg_16 存放的值即所要求的积。
图（a ）简单流程图（1）8位寄存器reg_8 的设计8 位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_clr='1'时，将8 位乘数加载进入；而当r8_clr='0'时，对数据进行移位操作，同时定义一个信号reg8 用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位r8_in(0)传送给r8_out 输出。
该模块元件的程序如下：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity reg_8 isport(r8_clk,r8_clr:in std_logic;r8_in:in std_logic_vector(7 downto 0); r8_out:out std_logic);end entity reg_8;architecture reg8a of reg_8 issignal r8:std_logic_vector(7 downto 0); beginprocess(r8_clk,r8_clr) isbeginif(r8_clk'event and r8_clk='1') thenif(r8_clr='1') thenr8<=r8_in;elser8(7)<=r8_in(0);r8(6 downto 0)<=r8(7 downto 1);end if;end if;end process;r8_out<=r8(0);end architecture reg8a;（2）8 位加法器adder_8 的设计1.该加法器由两个四位二进制加法器组成。
其中设计四位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a4，b4分别与0 连接后赋值给aa4,bb4，形成5 位二进制数，然后aa4，bb4 与进位位 cin4相加赋值给sel，最后将sel 的低四位赋值给和s4，同时将sel 的最高位送给cout4 输出。
该模块程序如下：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder_4 isport(a4,b4:in std_logic_vector(3 downto 0);cin4:in std_logic;s4:out std_logic_vector(3 downto 0);cout4:out std_logic);end entity adder_4;architecture adder4a of adder_4 issignal aa4,bb4,s5:std_logic_vector(4 downto 0);signal ccin4:std_logic_vector(4 downto 0);beginprocess(a4,b4,cin4) isbeginaa4<='0' & a4;bb4<='0' & b4;ccin4<="0000" & cin4;s5<=aa4+bb4+ccin4;s4<=s5(3 downto 0);cout4<=s5(4);end process;end architecture adder4a;2.设计8 位加法器时，采用例化语句，定义信号量sel，将4位加法器U1的s4 赋给sel ，再将sel 的值给4 位加法器U2 的进位位cin4，8 位加法器的高四位和低四位分别来自四位加法器U1 和U2。
其连接电路图如下sel s8(7 to 4) cout8其程序如下： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder_8 iscin8:in std_logic;s8:out std_logic_vector(7 downto 0); cout8:out std_logic ); end entity adder_8;architecture adder8 of adder_8 is component adder_4 isport(a4,b4:in std_logic_vector(3 downto 0); cin4:in std_logic;s4:out std_logic_vector(3 downto 0); cout4:out std_logic); end component;signal sel:std_logic; beginu1:adder_4 port map(a8(3 downto 0),b8(3 downto 0),cin8,s8(3 downto 0),sel); u2:adder_4 port map(a8(7 downto 4),b8(7 downto 4),sel,s8(7 downto 4),cout8); end architecture adder8;（3）1位乘法器 chengfaqi 的设计利用循环语句FOR-LOOP 完成8 位二进制数与1 位二进制的乘法运算，将8 位二进制数b 从最低位到最高位与1 位二进制a 分别做与运算，最后将结果依次送到outa 输出。
即当a 为1 时，outa 输出为b ；当a 为0 时，outa 输出全为零。
其程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity chengfaqi isport(a:in std_logic;b:in std_logic_vector(7 downto 0);outa:out std_logic_vector(7 downto 0));end entity chengfaqi;architecture cheng of chengfaqi isbeginprocess(a,b) isbeginfor i in 0 to 7 loopouta(i)<=a and b(i);end loop;end process;end architecture cheng;（4）16位移位寄存器reg_16的设计当清零信号(reg16_clr='1')到来时，定义信号变量sel清零；否则在时钟信号reg16_clk 上升沿到来时，将sel 的低8位进行移位操作，同时将8位的数据输入reg16_in 锁存到sel的高8位，最后赋值给reg16_out 输出。
输出前八个数据。
library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity reg16 isport(reg16_clk,reg16_clr:in std_logic;reg16_in:in std_logic_vector(8 downto 0);reg16_out:out std_logic_vector(15 downto 0));end entity reg16;architecture reg16a of reg16 issignal sel:std_logic_vector(15 downto 0);signal k:integer;beginprocess(reg16_clk,reg16_clr) isbeginif(reg16_clr='1') thensel<="0000000000000000";k<=0;elsif(reg16_clk'event and reg16_clk='1') thenif(k<8) thensel(6 downto 0)<=sel(7 downto 1);sel(15 downto 7)<=reg16_in(8 downto 0);k<=k+1;else sel<=sel;end if;end if;end process;reg16_out<=sel;end architecture reg16a;（5）8 位乘法器的顶层设计其顶层电路如图如上图所示，当start上升沿到来，将乘数a锁存到reg_8 中，同时将16 位的移位寄存器reg_16 清零，然后随着时钟clk上升沿的到来，对reg_8 中的乘数进行移位操作，最低位在前，由低到高逐位输出。