班级学号姓名
密封线内不得答题
EDA期末考试试题及答案
一、单项选择题（30分，每题2分）
1．
A．
B
C
D．通常，EDAL
配器则需由
2．VHDL
A．器件外部特性
C
3．下列标识符中， B 是不合法的标识符。

A．State0 B．
4．以下工具中属于
A．ModelSim
C．MATLAB
5．
A．立即完成
C．在进程的最后完成
6．以下关于CASE
A．CASE
B．
句>”
C．CASE
D．WHEN
围
7．
A．STD_LOGIC_ARITH
B．STD_LOGIC_1164
C．
D．
8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →
综合→适配→时序仿真→编程下载→硬件测试。

A．功能仿真B．逻辑综合C．配置D．引脚锁定
9．不完整的IF语句，其综合结果可实现 D
A．三态控制电路B．条件相或的逻辑电路
C．双向控制电路D．时序逻辑电路
10．下列语句中，属于并行语句的是A
D．FOR语句
示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。

FPGA / CPLD的基本
系列器件
系列器件
语言中，下列对时钟边沿检测描述中，错误的是 D
班级
学号 姓名 密 封
线 内 不 得 答 题
二、EDA 名词解释，写出下列缩写的中文含义（10分，每题2分）
1．FPGA ：现场可编程门阵列
班级学号姓名
密封线内不得答题1．试用VHDL描述一个外部特性如图所示的数据选择器，S为控制端口。

（10
分）
Library IEEE;
Use IEEE.std_logic_1164.all;
Entity sjxz IS
Port(A,B,S:in std_logic;
Q:out std_logic);
END entity sjxz;
Architecture bhv of sjxz IS
Process(S)
Begin
IF S=’0’ Then Q<=A;
ELSE Q<=B;
END IF;
END PROCESS’
END bhv;
2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。

（18分）
1
Library IEEE;
Use IEEE.std_logic_1164.all;
Use IEEE.std_logic_unsigned.all;
Entity FSM1 IS
PORT(clk,rst:in std_logic;
In1:in std_logic;
Out1:out std_logic_vector(3 downto 0));
END entity FSM1;
Architecture bhv of FSM1 IS
TYPE FSM_ST IS(S0,S1,S2,S3);
Singnal C_ST:FSM_ST;
Begin
Process(clk,rst)
Begin
IF rst=’1’ then C_ST<=S0;
ELSIF clk’event AND clk=’1’then
CASE C_ST IS
When S0=>IF In1=’1’ then C_ST<=S1;
ELSE C_ST<=S0;
END IF;
Out1<=”0000”;
When S1=>IF In1=’0’ then C_ST<=S2;
ELSE C_ST<=S1;
END IF;
Out1<=”1001”;
When S2=>IF In1=’1’ then C_ST<=S3;
ELSE C_ST<=S2;
END IF;
Out1<=”1100”
;
When S3=>IF In1=’0’ then C_ST<=S0;
ELSE C_ST<=S3;
END IF;
Out1<=”1111”;
END CASE;
END IF;
END process;
END bhv;。