第五章
5.1 概述 5.2 SR锁存器 5.3 电平触发的触发器 5.4 脉冲触发的触发器 5.5 边沿触发的触发器
触发器
5.6 触发器的逻辑功能及其描述方法 *5.7 触发器的动态特性
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5.1 概述
一、用于记忆1位二进制信号 1. 有两个能自行保持的状态 2. 根据输入信号可以置成0或1
二、分类 1. 按触发方式（电平，脉冲，边沿） 2. 按逻辑功能（RS, JK, D, T）
②当CLK＝1，即 ，触发器FF1状态与前沿 到来之前的D状态相同并保持 （因为CLK1＝0） 。而与此同时， FF2输出Q的状态被置成前沿到来之前的 D的状态，而与其它时刻D的状态无关。
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利用CMOS传输门的边沿触发器
(4)列出真值表
CLK D Q Q*
X X X Q 0 X 0 1 X 1
TG1通，TG2断 Q D, Q随着 D而变化 (1)clk 0时， TG3断， TG4通 Q保持 , 反馈通路接通，自锁 TG 断， TG2 通 “主”保持此前的状态 D ( 2)clk 后， 1 TG3通， TG4断 Q Q , 反馈不通
Q 0时，只允许 J 1的信号进入主触发器 Q 1时，只允许 K 1的信号进入主触发器
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Q’
例5.4.3
CLK J K Q Q *
X
X 0 0 1 1
X X Q* 0 0 0 1 0 0 0 1 0 1 1 1
0
0 1 1
1 0
1 1 1 0 1 1
0
0 1 0
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5.5 边沿触发的触发器
3
工作原理
S D RD Q Q *
0 0 1 1 0 0
0 0 0 0 1 1
0 1 0 1 0 1
0 1 1 1 0 0
保持 置1 置0
1 1 0 0① 输入都回到0 1 1 1 0① 后状态不定
4
二、动作特点 在任何时刻，输入都能直接改变输出的状态。 例5.2.1：
S D 和RD 同时为0 Q , Q同为1
5
5.3 电平触发的触发器
一、电路结构与工作原理
CLK S R Q Q *
0 0 1 1 1 1 1 1 1 1 X X 0 0 1 1 0 0 1 1 X X 0 0 0 0 1 1 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1* 1*
输入控制门 基本RS触发器 只有触发信号 CLK到达， S和R才起作用。
2. 主从 SR，“主”为同步 SR，clk 1的全部时间 里输入信号对“主”都 起控制作用 但主从 JK在clk高电平期间，“主”只 可能翻转一次 在clk 1期间里输入发生变化时 ，要找出 clk 前Q 最后的状态，决定 Q * 。
J K CLK Q S 主 R Q’ 从
Q
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5.6 触发器的逻辑功能及其描述方法
5.6.1 触发器按逻辑功能的分类 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态（ Q *）随输 入变化的规则不同
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一、SR触发器 1. 定义，凡在时钟信号作用下，具有如下功能的触发 器称为SR触发器
2.特性方程 Q* S RQ SRQ SRQ S RQ SR S RQ S R Q Q* SR 0
TG1通， TG2断 Q D, 接收新的输入 (3)clk TG3断， TG4 通 Q保持 , 反馈通路接通 直到下
( 5 )有异步置1，置0端
二、动作特点 Q * 变化发生在 clk的上升沿（或下降沿） ， Q * 仅取决于上升沿到达时 输入的状态，而与此前 、后的状态无关
一、输入信号宽度
二、传输延迟时间 t PLH , t PHL
假设门传输延时时间为 t pd
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一、建立时间 t SETUP 二、保持时间 t HOLD 三、传输延迟时间
假设门传输延时时间为 t pd
四、最高时钟频率
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CLK
0 J 0 K
t t t t t 图5.4.8 例5.4.2的波形图
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图5.4.7 解：输出波形如图5.4.5 所示
0
Q
Q
0 0
二、脉冲触发方式的动作特点
1. 分两步动作： 第一步 clk 1时，“主”接收信号， “从”保持 第二步 clk 到达后，“从”按“主 ”状态翻转 输出状态只能改变一次
为了提高可靠性，增强抗干扰能力， 希望触发器的次态 仅取决于CLK的下降沿（或上升沿）到来时的输入信号状 态，与在此前、后输入的状态没有关系。
用CMOS传输门的边沿触发器 *维持阻塞触发器 *用门电路tpd的边沿触发器 ···
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一、电路结构和工作原理
1、用两个电平触发D触发器组成的边沿触发器
①当CLK＝0，触发器 状态不变，FF1输出状 态与D相同；
CLK=0，TG1截止， TG2导通，状态 保存。
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例 5.3.2
CLK 1, Q D
*
CLK 0, Q Q
*
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5.4 脉冲触发的触发器
一、电路结构与工作原理
提高可靠性，要求每个CLK 周期输出状态只能改变1次
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CLK S R Q Q *
X X 0 0 1 1 0
n X X Q
Q S 主 R Q’ 从
Q Q’
方法 : 将Q和Q作为一对 附加控制信号接回输入端。
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J K CLK
Q S 主 R Q’ 从
Q Q’ (1)若J 1, K 0则clk 1时，
Q* 1, “主”保持 1 * Q 0，“主” 1
Q* 1，“主” 0 * Q 0，“主”保持 0
3.状态转换图
0 0 1 1
0 0 0 1 0 0 0 1
0 1 1 1
4.符号
0
0 1 1
1 0
1 1 1 0 1 1
0
0 1* 1*
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二、JK触发器 1.定义
J K Q Q*
2.特性方程 : Q* JQ K Q
3.状态转换图
0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1
1*
1*
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例5.4.1
CLK S R Q Q *
X X 0 0 1 1 0 0
n X X Q
0 0 0 1 0 0 0 1 1 0 1 1
0 1 1 1 0 0
1
1
1 0
1 1
1*
1*
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2. 主从 JK触发器 为解除约束 即使出现 S R 1的情况下， Q * 也是确定的
J K CLK
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四、D触发器
1. 定义：凡在时钟信号作用下，具有如下功能的触发器
D Q Q*
2.特性方程 : Q* D
0 0 0 0 1 0
3.状态转换图
1 0 1 1 1 1
4.符号
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5.6.2 触发器的电路结构和逻辑功能、触发方式的关系
逻辑功能： 是 Q * 与输入及 Q 在CLK作用后稳态之间的关系 （RS, JK, D, T）
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(5) 列出真值表
CLK S R Q Q *
CLK J K Q Q *
X
X
X X Q*
X
X
X X Q*
0
0 1 1
0 0
0 1 0 0 0 1
0
1 1 1
0
0 1 1
0 0
0 1 0 0 0 1
0
1 1 1
0
0 1 1
1 0
1 1 1 0 1 1
0
0 1* 1* J K CLK Q
0
0 1 1
电路结构形式： 具有不同的动作特点（转换状态的动态过程） （同步，主从，边沿）
1 同一种电路结构形式可以接成不同逻辑功能的触发器。 2 电路结构形式与触发方式之间有固定的对应关系。 同步SR触发器-> 电平触发；主从SR触发器-> 脉冲触发； D触发器 -> 边沿触发
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*5.7 触发器的动态特性
0 1 0 1 0 1 0 1
0 1 1 1 0 0 1 0
4.符号
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三、T触发器
1. 定义：凡在时钟信号作用下，具有如下功能的触发器
T Q Q*
2.特性方程 : Q* TQ T Q
0 0 0 0 1 1
3.状态转换图
4.符号
1 0 1 1 1 0
特点：1 T=1，时钟信号到达后翻转。T=0，时钟 信号到达后状态保持； 2 T接高电平，Q* = Q’

clk 后，“从” 1
( 2)若J 0, K 1则clk 1时， clk 后，“从” 0
( 3)若J K 0则clk 1时， Q* 1 * Q 0 “主”保持 clk 后，“从”保持
(4)若J K 1则clk 1时， 若Q * 1, 则“主”置 0 若Q * 0, 则“主”置1 clk 后，“从” (Q * )
1 0
1 1 1 0 1 1 Q
0
0 1 0
S
主 R Q’ 从
Q’
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3 具有多输入端的JK触发器
在有些集成触发器中，输入端J和K不止一 个，这些输入端是与的关系。
J1 J2
CLK ＆1J C1 ＆ 1K
Q Q
K1 K2
图5.4.6 多输入端的JK触发器
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5.4 脉冲触发的触发器
例5.4.2 如图5.4.3所示的主从JK触发器电路中，已知CLK、J、K的波形如图 5.2.5所示，试画出输出端Q和 的波形。