数字电路实验设计报告
实验名称：组合逻辑研究（一）——QuartusⅡ软件的使用
实验目的：
1.学会使用QuartusⅡ软件，运用该软件设计电路原理图。

2.学会用语言设计电路原理图，并会对设计图进行功能和时序
仿真。

3.学会从QuartusⅡ软件中下载原理图到FPGA,测试电路功能。

实验仪器：
1.计算机1台
2.数字电路实验板1块
实验内容：
1.利用软件，用原理图输入的方法实现三变量多数表决器电
路，进行功能和时序仿真，记录仿真波形。

2.利用QuartusⅡ软件，用VHDL文本输入的方法实现一位全加
器电路，进行功能和时序仿真，并下载入FPGA，在试验箱上
测试其电路功能。

设计过程及仿真结果：
1.三变量多数表决器原理图
功能仿真波形
时序仿真波形
2.一位全加器的VHDL语言描述
entity add1 is
port(
A,B,C: in bit;
D,S: out bit
);
end add1;
architecture one of add1 is
begin
S<=A XOR B XOR C;
D<=((A XOR B) AND C) OR (A AND B);
end one;
一位全加器功能真值表
验证其功能
功能仿真波形
时序仿真波形
实验结果分析：
（1）由仿真结果可以看出，三变量多数表决器电路原理图及一位全加器的VHDL语言描述正确。

（2）由仿真结果可知，功能仿真时对信号的输入没有延迟，而时序仿真时，当多个输入信号在同一时刻处同时发生变化时，此时电路存在竞争，会有冒险，故从仿真图上可以看到毛刺。