引言
• 解决办法
– 厂家提供的设计规则(topological design rule)， 确保完成设计功能和一定的芯片成品率，除个 别情况外，设计者必须遵循
– 设计者的设计准则(‘rule’ for performance)，用 以提高电路的某些性能，如匹配，抗干扰，速 度等
基本定义(Definition)
电源线
掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
引言
所设计的版图：
引言
加工后得到的实际芯片版图例子：
引言
• 加工过程中的非理想因素
– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应
匹配设计
• 失配：测量所得的元件值之比与设计的 元件值之比的偏差
• 归一化的失配定义：
– 设X1, X2为元件的设计值，x1, x2为其实测值， 则失配δ为：
x2
x1 X 2 X2 X1
X1

X1x2 X 2 x1
1
匹配设计
• 失配δ可视为高斯随机变量
• 若有N个测样本δ1, δ2, …, δN，则δ的
后模拟
版图生成 掩膜文件
将版图寄生参数引入
电路图，模拟检查电路的时序 及速度等是否仍符合要求
概述 • 电路的设计及模拟验证决定电路的组成及相关的 参数，但仍不是实体的成品，集成电路的实际成 品须经晶片厂的制作；
• 版图设计师的工作是将所设计的电路转换为图形 描述格式，即设计工艺过程需要的各种各样的掩 膜版，定义这些掩膜版几何图形的过程即Layout；
Width 宽度
设计规则
Extension Space Space 间距
Extension 伸展
Enclosure 覆盖
Overlap 重叠
1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，
在画layout 时须遵守这些规则。
版图设计准则 (‘Rule’ for performance)
共质心设计
• 对于匹配十分关键的差分对，一定要求做到共质心 • 共质心的意思构建两个关于某一个中心点完全对称版图 • 这样的好处在x和y方向的工艺变化被抵消掉了 • 电容可以用两层多晶中间夹着一层二氧化硅来实现 • 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐
蚀过度是主要因素，可以通过增加面积来使误差达到最 小化。为了使匹配达到最好，我们将前面晶体管匹配引 用到电容中。
A. 总体设计流程 行为描述
典型的IC设计流程
将行为级描述（HDL）转 换成寄存器传输级（RTL）的
结构描述
行为级综合 逻辑综合
• 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门
的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA）
• 测试综合（提供自动测试图性生成，可消
第6章 版图设计准则
‘Rule’ for performance
• 引言 • 设计规则(Topological Design Rule)
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
• 匹配 • 抗干扰 • 寄生的优化 • 可靠性
匹配设计
• 在集成电路中，集成元件的绝对精度较 低，如电阻和电容，误差可达 ±20%~30%
• 由于芯片面积很小，其经历的加工条件 几乎相同，故同一芯片上的集成元件可 以达到比较高的匹配精度，如1%，甚至 0.1%
• 模拟集成电路的精度和性能通常取决于 元件匹配精度
电阻的匹配
电容的匹配
多晶硅电阻：与电压无关； 有较高的温度系数。
扩散区或离子注入区（结,阱， 或基区）：电阻较高；阻值
依赖于电阻两端的电压
噪声考虑
• 为了最大限度减小来自 于数字电路与衬底和模 拟电路电源的耦合，需 要采取一些特殊的措施
• 首先是数字电路和模拟 电路必须用不同的电源 线：理想的情况是数字 电路和模拟电路的电源 只能在片外相连，实际 上往往做不到。最少要 做到：如果一个压焊点 既给模拟电路供电又给 数字电路供电，要从该 压焊点引出两条线分别 给模拟电路和数字电路 供电
• 层次化、模块化的布局方式可提高布局的效率；
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷” 和叠加过程，但中间是否 会带来误差？
人工版图设计的必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
• 在Layout的过程中要受到几个因素的限制： 1、设计规则（数字和模拟电路） 2、匹配问题（主要针对模拟电路） 3、噪声考虑（主要针对模拟电路）
个大小相同的晶体管 • 所有要匹配的晶体管
的电流方向要求一致 • 所有匹配的器件都要
求有相同的边界条件， 如果不同，则要加虚 假（dummy）器件 • 差分对要采用共质心 设计
加入虚假器件使所有的器件都有相同的边界条件
大晶体管的版图
• 估算结寄 生电容非 常重要， 当需要最 小化结寄 生电容时， 可以用两 个晶体管 共用一个 结。
除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
版图综合 掩膜
将门级网表转化成版图 （完成布局、布线）
place & route
B. 布局、布线流程
网表输入 布图规划
布局 全局布线
详细布线 版图参数提取
LVS（Layout versus Schematic） 一致性检查
POST SIMULATION
均值为： • 方差为：
m

1 N
N
i
i 1
s
1N N 1 i1
i m
2
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布：
设计规则
• 设计规则的目的是 确定掩膜版的间距， 它是提高器件密度 和提高成品率的折 衷产物。
• 设计规则决定最小 的逻辑门，最小的 互连线，因此可以 决定影响延迟的寄 生电阻，电容等。
• 设计规则常表达为 λ，λ是最小栅长 的0.5倍。
影响匹配的一些因素
晶体管的匹配问题
• 用大小一致的晶体管 • 把大晶体管分解为几