常见工艺误差
2. 设计规则
违背设计规则带来的误差（1）
若两层掩膜未对准会产生问题，如金属塞图形与n+区未 对准会导致n+有源区与p型衬底之间发生短路
2. 设计规则
符合设计规则
违背设计规则带来的误差（2）
不符合设计规则 源、漏短路
符合设计规则
不符合设计规则 源、漏变窄
2. 设计规则
违背设计规则带来的误差（3） Nhomakorabea2. 设计规则
CMOS反相器版图设计
确定晶体管最小尺寸的设计规则
2. 设计规则
CMOS反相器版图设计
• P型MOS管必须放在n阱区。 MOS管必须放在n • PMOS的有源区、n阱和n＋区的最小重叠区决定n PMOS的有源区、n阱和n＋区的最小重叠区决定n • •
阱的最小尺寸。 n＋有源区同n阱间的最小间距决定了nMOS管和 ＋有源区同n阱间的最小间距决定了nMOS nMOS管和 pMOS管间的距离。 pMOS管间的距离。 通常，将nMOS管和pMOS管的多晶硅栅极对准， 通常，将nMOS管和pMOS管的多晶硅栅极对准， 这样可以由最小长度的多晶硅线条组成栅极连线。 在一般版图中要避免出现长的多晶硅连接的原因 在于多晶硅线条过高的寄生电阻和寄生电容会导 致明显的RC延时。 致明显的RC延时。
VLSI设计 VLSI设计
1、版图设计
• 版图设计入门 • 版图设计规则 • 基本工艺层版图 • 设计举例
1. 版图设计入门
版图设计的定义 版图（layout）：
版图是集成电路从设计走向制造的桥梁，它包含了集 成电路尺寸、各层拓扑定义等器件相关的物理信息数 据。 集成电路制造厂家根据这些数据来制造掩膜。
CMOS反相器中 决定nMOS和 pMOS管的间 距的设计规 则
2. 设计规则
CMOS反相器版图设计
• 掩膜版图的最后一步是在金属中形成输出节点 • •
VDD和GND接触孔间的局部互连。 VDD和GND接触孔间的局部互连。 掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。 注意，为了得到合适的偏置，n阱区必须也有一个 注意，为了得到合适的偏置，n VDD接触孔。 VDD接触孔。
给出版图的整体规划和各图形间的连接
版图检查（Layout Check ）
设计规则检验（DRC,Design Rule Check） 电气规则检查（ERC,Electrical Rule Check） 版图与电路图一致性检验（LVS,Layout Versus Schematic ）
1. 版图设计入门
不符合设计规则 符合设计规则 有源区接触不良
2. 设计规则
违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
用于制作nFET和pFET 有源区（Active） 被场氧（FOX）所隔开
有源区
3. 基本工艺层版图
掺杂硅区 pSelect掺B,用于制作pFET 属于有源区的一部分
•
2. 设计规则
最小宽度与最小间距（1）
2. 设计规则
最小宽度与最小间距（2）
2. 设计规则
距离周边最小距离
2. 设计规则
最短露头
2. 设计规则
通孔与接触孔
2. 设计规则
层间互连约束
Metal2不能直接 接有源区、多晶 硅
Metal1、Metal2、 poly不能直接对准
2. 设计规则
2. 设计规则
设计规则与性能 和成品率的关系
严格遵守设计规则可以极大地避免由于短路、断路 造成的电路失效和容差以及寄生效应引起的性能劣 化。 一般来讲，设计规则反映了性能和成品率之间可能 的最好的折衷。 设计规则并不是区分错误设计和正确设计的分界线。 遵守版图设计规则通常大大增加电路成品率的可能 性。 违反某些具体设计规则可使电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价的。
掺杂硅区:n+
nSelect掺As或P,用于制作nFET
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
掩蔽n+、p+掺杂 多晶硅（Poly Si）
多晶硅
作为MOS栅电容的上导电极板
3. 基本工艺层版图
nFET的形成
3. 基本工艺层版图
pFET的形成
3. 基本工艺层版图
实际尺寸与设 计尺寸的差别
工艺误差
显影：光衍射导致边缘模糊化 工艺误差 刻蚀：横向刻蚀，使边缘加粗 注入：横向注入导致n+/p+区沿水平方向有不期望的扩大
刻蚀限制最小宽度
2. 设计规则
物理极限
串扰：导线过细及间距过短，会使相邻导线发生电耦合 物理极限 电迁移：铝条过细及间距过短，电迁移作用更明显
横向注入限制了有源区间距
2. 设计规则
3. 基本工艺层版图
FET沟道长度 设计值L=多晶硅的线宽Wp 有效值Leff=L-△L＜Wp FET沟道宽度 设计值W=有源区Wa 有效值Weff=W-△W＜Wa
版图尺寸≠最终尺寸
版图尺寸（设计值） ≠芯片的最终尺寸（有效值）
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图
金属层1（Metal1）
要强调的是，这里举的例子仅仅是这个电路许多可能的 版图中的一种。 版图设计规则对掩膜几何排列有一系列的限制，但是， 全定制版图设计过程在器件尺寸、单个器件定位以及器 件间互连布线方面都允许有一定的变化范围，甚至对只 有两个晶体管组成的简单电路也是如此。根据主要的设 计标准和设计规范（如整个硅区的最小化、延时的最小 化、输入输出引脚的定位等），人们可以选择某个掩膜 版图设计方案。 注意，随着电路复杂度的增加，例如设计中使用到的晶 体管数量的增加，可能的版图数量也会增加。
2. 设计规则
• CMOS逻辑门掩膜版图的设计是一个不断反复的过程。首 CMOS逻辑门掩膜版图的设计是一个不断反复的过程。首 •
先是电路布局（实现预期的逻辑功能）和晶体管尺寸初始 化（实现期望的性能规范）。 绘制出一个简单的电路版图，在图上显示出晶体管位置、 管间的局部互连和接触孔的位置。
2. 设计规则
2. 设计规则
• 有了合适的版图结构后，就可以根据版图设计规
则利用版图编辑工具绘出掩膜层。这个过程可能 需要多次反复以符合全部的设计规则，但基本布 局不应有太大的改变。 进行DRC（设计规则检查）之后，就在完成的版 进行DRC（设计规则检查）之后，就在完成的版 图上进行电路参数提取来决定实际的晶体管尺寸， 更重要的是确定每个节点的寄生电容。提取步骤 完成后，提取工具会自动生成一个详细的SPICE 完成后，提取工具会自动生成一个详细的SPICE 输入文件。 现在就可以使用提取的网表通过SPICE仿真确定 现在就可以使用提取的网表通过SPICE仿真确定 电路的实际性能。
因IC制造水平及物理极限效应对版图几何尺寸提出 的限制要求； 是各集成电路制造厂家根据本身的工艺特点和技术 水平而制定的； 设计人员与工艺人员之间的接口与“协议”； 版图设计必须无条件的服从的准则。
2. 设计规则
什么是设计规则
• 用特定工艺制造电路的物理掩膜版图都必须遵循 • • •
一系列几何图形排列的规则，这些规则称为版图 设计规则。 由于器件的物理特性和工艺的限制，芯片上物理 层的尺寸进而版图的设计必须遵守特定的规则。 这些规则通常规定芯片上诸如金属和多晶硅的互 连或扩散区等物理现象的最小允许线宽、最小特 征尺寸以及最小允许间隔。 制定设计规则的主要目的是为了在制造时能用最 小的硅片面积达到较高的成品率和电路可靠性。
（1）一几何图形内边界到另一图形的内边界长度（intersect） （2）一几何图形外边界到另一图形的内边界长度（enclosure）
B A
intersect
enclosure
2. 设计规则
• 因为物理结构直接决定晶体管的跨导、寄生电容和电阻， • •
以及用于特定功能的硅区，所以说物理版图的设计与整 个电路的性能（面积、速度、功耗）关系密切。 另一方面，逻辑门精密的版图设计需要花费很多的时间 与精力。这在按照严格的限制对电路的面积和性能进行 优化时是非常需要的。 但是，对大多数数字VLSI电路的设计来说，自动版图生 但是，对大多数数字VLSI电路的设计来说，自动版图生 成是更好的选择（如用标准单元库，计算机辅助布局布 线）。为判断物理规范和限制，VLSI设计人员对物理掩 线）。为判断物理规范和限制，VLSI设计人员对物理掩 膜版图工艺必须有很好的了解。
版图设计：
版图设计是创建工程制图（网表）的精确的物理描述 过程，即定义各工艺层图形的形状、尺寸以及不同工 艺层的相对位置的过程。
1. 版图设计入门
版图设计的内容
设计内容：
布局：安排各个晶体管、基本单元、复杂单元 在芯片上的位置 布线：设计走线，实现管间、门间、单元间的 互连 尺寸确定：确定晶体管尺寸（W、L）、互连尺 寸（连线宽度）以及晶体管与互连之间的相对 尺寸等
1. 版图设计入门
版图设计的目标
设计目标：
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、 改善可靠性
1. 版图设计入门
版图编辑（Layout Editor ）
EDA工具的作用
规定各个工艺层上图形的形状、尺寸和位置
布局布线（Place and route ） Place
EDA工具种类
目前很多集成电路的设计软件都包含有设 计版图的功能，如：