模拟双极IC工艺特点(2)
• pnp晶体管 横向和纵向pnp晶体管 • 电容 大容量
MOS电容0.35-0.5fF/um2
• 电阻 宽范围
扩散电阻10-100/sq 夹断电阻 5-20 k/sq 注入电阻0.5-2 k/sq
纵向pnp晶体管
P+
基区n
n+
P+ 埋层 n+埋层 P Sub
n-epi
BCONTTO
10.c
BCONTTO
BCONT
BCONTTO
10.d
BCONTTO
XBAS 10.a1,2
PBAS
10.a2
2um 18V设计规则例 Metal
• a Min. width 3.0um • e Space 2 .0um under 500um parallel line • f Space 3 .0um Over 500um parallel line
（四）先进双极工艺
• 双极型晶体管尺寸的缩小 • 氧化物隔离双极工艺 • 多晶硅发射极双极工艺
双极型晶体管尺寸的缩小
氧 化 物 隔 离 的 双 极 晶 体 管
氧化物隔离双极工艺
氧化物隔离双极工艺
氧化物隔离双极工艺
多晶硅发射极晶体管
多晶硅发射极晶体管杂质分布
多晶硅发射极双极工艺(1)
双极IC工艺流程
• 发射区光刻－磷注入－扩散 Rs=7.90.8/sq
Xj=1.0um
N-Epi N+ 埋层
P Sub
发射区版
双极IC工艺流程－制作电容
氮化硅450A
氧化硅1500A
发射区Ｎ+
Ｐ基区
电容版
双极IC工艺流程
• 接触孔光刻
N-Epi N+ 埋层
P Sub
接触孔版
双极IC工艺流程
18V 8.0 0. 5um 1.70.2cm 36V 13.5 0.8um 4.3 0.43 cm
N-Epi N+ 埋层
P Sub
外延层参数选择
• 外延电阻率应主要满足BVbco的要求， 可查BV~Nd曲线 • 外延厚度 >Xjbc+Wbc +Wbn
基区 Epi Xjbc Wbc
埋层
基区和非本征基区
• 基区（本征基区），外基区（非本征基区， 浓基区） • 非本征基区作用 减小基区串联电阻（提高功率增益） 减小噪声
隔离（XBAS)版
双极IC工艺流程
• 基区（隔离）推进
Rs=2238/sq Xj=1.5um
N-Epi N+隔离
• 单向隔离和对通隔离 • 对通隔离优点 减少隔离时间（尤其在外延层厚时） 减少横向扩散，从而可减少隔离区宽度 • 上隔离和XBAS可合用一块版
P (111) Sub 10-20-cm
双极IC工艺流程
• N+埋层扩散
1225º 60’N2+60’O2 C 12+/-3/sq
4.2um
N+ 埋层
P 衬底
N+埋层版
双极IC工艺流程
• P埋层光刻和B+离子注入
50kev 4E14cm-2
N+ P Sub
P埋层版
双极IC工艺流程
• 外延
P+
（五）工艺和器件模拟在工 艺设计中的应用
双极工艺模拟(SUPREM3)
• TITLE: • • • • • • • • • • • • • Bipolar Device(SB20A): Active Region. # Initialize the silicon substrate. Initialize <111> Silicon Boron Resistivity=15 Thick=10. \ dX=.02 xdX=.05 Spaces=200 # Grow initial oxidation=7500A Diffusion Temperature=1100 Time=70 WetO2 # Etch the oxide over the buried layer regions. Etch Oxide # Grow implanted oxide (175A) for BN layer oxidation Diffusion Temperature=875 Time=20 DryO2 # Implant and drive-in the antimony buried layer Implant Antimony Dose=4.8e15 Energy=75 Diffusion Temperature=1225 Time=360 N2 Diffusion Temperature=1225 Time=120 DryO2
2um 18V spec
Item R BN()
R-Epi () R-DN () R-PBAS () R-XBAS () R-IR () R-NEMT()
Min 105
7.35k 15 1.9k 210 18.4k 60
Typ 150
10.5k 25 2.15k 300 23.0k 80
N-Epi N+ 埋层
P Sub
双极IC工艺流程
• 基区(PBAS)光刻和B+注入 • B+注入
80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
基区版
双极IC工艺流程
• 外基区(XBAS)（隔离）光刻 • B+注入
光刻胶 80kev 4.1E14cm-2
N-Epi N+ 埋层
P Sub
2um 18V spec
Parameter Symbol NPN Hfe trans Bvceo LPNP Hfe trans Bvceo Iso BV Bviso Field Vth Vth Capacit. CAP Implant R IR Min 80 18 100 18 20 18 8.5 18.4k Typ 140 35 250 40 35 25 10.6 23k Max 250 400 36 12.7 27.6k Unit V V V V Pf Ω
ISO
4.d DN
BN
ISO Island
2um 18V设计规则例 N+ Emitter
• a 1 Min. width 4.0 um • i PBAS extension NEMT • j Space NEMT 3.0 um
BN 8.j XBAS SN 8.a 8.e 8.b 7.a SN PBAS 8.f 8.g 8.h 8.i IR 8.i PBAS
Brief Process flow & Mask
Sequence
• 23 Capacitor oxidation
• • • • • • • • • • • 24 25 26 27 28 29 30 31 33 33 34 Si3N4 deposition Contact photo/etch Metal1 deposition Metal1 photo/etch Oxide deposition Via photo/etch Metal2 deposition Metal2 photo/etch USG/SiN Deposition Pad photo/etch Alloy
Wbn
外延层的质量评价
• • • • 外延电阻率 外延厚度畸 埋层图形偏移，畸变及对策 缺陷（特别在有埋层图形处）
双极IC工艺流程
• 外延后氧化－DN光刻－ • 磷予淀积(5.40.5/sq)－磷扩散
N-Epi N+ 埋层
P Sub
DN版
双极IC工艺流程
• 去除全部氧化层，重新生长PAD氧化层
Max 195
13.5k 35 2.4k 390 27.6k 100
Size(um2) 20x200
20x200 20x200 20x200 20x200 20x200 20x200
设计规则－设计与工艺制作的接口
目的：使芯片尺寸在尽可能小的前提下， 避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，以提高电路的成品 率 内容：根据实际工艺水平(包括光刻特性、 刻蚀能力、对准容差等) ，给出的一组 同一工艺层及不同工艺层之间几何尺寸 的限制，主要包括线宽、间距、覆盖、 露头、面积等规则，分别给出它们的最 小值，
制版信息
• • • • • • • 光刻机类型和光刻版大小 制版工具（图形发生器，电子束制版） 版材料（石英，低膨胀玻璃） 制版精度 芯片和划片槽尺寸 套准和CD标记 PCM图形插入方案
制版信息－Process Bias
Mask Name Process Bias Digit. Scribe
1
2
2um 18V设计规则例 BP
• a min width 4um • b clearance to BN 8um
ISO Isla nd
2.a BP
2.b
2.c
BN
Du mm y isla nd
ISO Island Isla nd
2um 18V设计规则例 Deep N+
• a Min. Width 4.0um • c BN extension DN 1.0um • d Clearance to BP 9.0um
双极型集成电路 工艺技术
双极集成电路工艺技术
• • • • • 集成电路中的晶体管和无源器件 工艺和设计的界面－设计手册 PN隔离双极工艺流程 先进双极工艺 工艺和器件模拟在工艺设计中的应 用
（一）集成电路中的晶体管
和无源器件
• • • • • NPN晶体管结构 外延和隔离 埋层和深集电极 PNP晶体管 集成电阻和电容