1.试说明实体端口模式BUFFER和INOUT的不同之处？答：BUFFER端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。
而INOUT端口：双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。
2.VHDL的数据对象有哪几种？它们之间有什么不同？答：VHDL的数据对象有三种：信号、变量、常量。
它们之间的的区别如下：信号赋值至少有δ延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 <= 而变量和常量的赋值符号 :=。
3.说明下列各定义的意义：SIGNAL a , b , c : BIT : =’0’;CONSTANT TIME1 , TIME2 : TIME : 20ns ;VARIABLE x , y , z : STD_LOGIC ：=’x’;答：○1定义3个位数据类型的信号a、b、c,它们取值为0；○2定义2个时间数据类型的常量TIME1、TIME2,它们值为20ns; ○3定义3个标准逻辑位 STD_LOGIC数据类型的变量x、y、z,它们的值是强未知的。
4.什么是重载函数？重载运算符有何用处？如何调用重载运算符函数？答：为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，这就是重载操作符，定义这种操作符的函数成为重载函数。
重载运算符的作用是为了方便各种不同的数据类型间的运算。
要调用重载运算符函数，先要在程序包中进行函数体的定义，调用的格式如下：x <=函数名（参数1，参数2，····）参数个数和类型与所定义的函数要保持一致。
5.数据类型BIT \ INTEGER \ BOOLEAN分别定义在哪个库中？哪些库和程序包总是可见的？答：数据类型BIT \ INTEGER \ BOOLEAN均定义在STD库中。
IEEE库和程序包STD_LOGIC.1164 、STD_LOGIC_UNSIGNED、STD_LOGIC_SIGNED、STD_LOGIC_ARITH等总是可见的。
6.函数和过程有什么区别？答：子程序有两种类型，即过程（PROCEDURE)和函数（FUNCTION)。
它们的区别在于：过程的调用可以通过其界面获得多个返回值，而函数只能返回一个值；在函数入口中，所有参数都是输入参数，而过程有输入参数、输出参数和双向参数；过程一般被看作一种语句结构，而函数通常是表达式的一部分；过程可以单独存在，而函数通常作为语句的一部分调用。
7.若在进程中加入WAIT语句，应注意哪几个方面的问题？答：应注意以下问题：○1已列出敏感信号的进程中不能使用任何形式的WAIT语句；○2一般情况下，只有WAIT UNTIL格式的等待语句可以被综合器所接受，其余语句格式只能在VHDL仿真器中使用；○3在使用WAIT ON语句的进程中，敏感信号量应写在进程中的WAIT ON 语句后面；○4在不使用WAIT ON语句的进程中，敏感信号量应在开头的关键词PROCESS后面的敏感信号表中列出。
8.哪些情况下需用到程序包STD_LOGIC_UNSIGNED?试举一例。
答：○1调用数据类型变换函数或重载运算符函数时；○2定义UNSIGNED 类型的数据时。
举例如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;··IF temp="11111111"THEN temp:= "00000000";ELSE temp:=temp+16;END IF;···9.为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，怎样实现敏感信号的检测？答：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。
由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。
10.比较CASE语句和WITH_SELECT语句，叙述它们的异同点？答：相同点：CASE语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。
另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。
不同点：CASE语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。
11.将以下程序段转换为WHEN_ELSE语句：PROCESS (a , b ,c ,d)BEGINIF a=’0’AND b=’1’THEN NEXT1 <="1101";ELSEIF a=’0’THEN NEXT1 <=d;ELSEIF b=’1’THEN NEXT1 <=c;ELSE NEXT1 <="1011";END IF;END PROCESS;原程序转换如下:ARCHITECTURE one OF mux ISBEGINPROCESS (a , b ,c ,d)BEGINNEXT1 <="110"1WHEN a=’0’AND b=’1’ELSEd WHEN a=’0’ELSEc WHEN b=’1’ELSE"1011";END one;END PROCESS;12.试用并行信号赋值语句分别描述下列器件的功能：(1)3-8译码器(2) 8选1数据选择器（1）功能描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder38 ISPORT(a,b,c,g1,g1a,a2b:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder38;ARCHITECTURE behave38 OF decoder38 ISSIGNAL inda: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINinda<=c&b&a;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2a='0' AND g2b='0') THENCASE inda ISWHEN "000"=>q<="11111110";WHEN "001"=>q<="11111101";WHEN "010"=>q<="11111011";WHEN "011"=>q<="11110111";WHEN "100"=>q<="11101111";WHEN "101"=>q<="11011111";WHEN "110"=>q<="10111111";WHEN "111"=>q<="01111111";WHEN OTHERS =>q<="XXXXXXXX";END CASE;ELSEq<="11111111";END IF;END PROCESS;END behave38;（2）功能描述如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8 ISPORT(d0,d1,d2,d3,d4,d5,d6,d7:IN STD_LOGIC_VECTOR(7DOWNTO 0);s0,s1,s2:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END mux8;ARCHITECTURE behave OF mux8 ISSIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINs <=s2&s1&s0;WITH s SECLECTd <=d0 WHEN "000",d1 WHEN "001",d2 WHEN "010",d3 WHEN "011",d4 WHEN "100",d5 WHEN "101",d6 WHEN "110",d7 WHEN "111",‘X’WHEN OTHERS;END behave;13.利用生成语句描述一个由几个一位全加器构成n位加法器(n的默认值为4)。
14.用VHDL设计输出占空比为50%的1000分频器。