数字电路实验报告学号：姓名：班级：% % %目录实验一组合逻辑电路分析一、实验目的掌握逻辑电路的特点；学会根据逻辑电路图分析电路的功能。

二、实验原理74LS00集成片有四块二输入与非门构成，逻辑表达式为。

74LS20由两块四输入与非门构成。

逻辑表达式为。

三、实验内容实验一、根据下列实验电路进行实验：将上述逻辑关系记录于下列表格中：A B C D Y A B C D Y0 0 0 0 0 1 0 0 0 0实验二、分析下图电路的密码密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。

否则，报警信号为”1”，接通警铃。

得出真指标如下：由真值表可知此密码锁的密码是“1001”。

实验二组合逻辑实验(一)——半加器和全加器一、实验目的熟悉用门电路设计组合电路的原理和方法步骤。

预习内容复习用门电路设计组合逻辑电路的原理和方法。

复习二进制的运算。

利用下列元器件完成：74LS283、74LS00、74LS51、74LS136；完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图；完成用“异或”门设计的3变量判奇电路的原理图。

二、实验原理1、半加器半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。

如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。

实现半加运算的电路称为半加器。

两个1位二进制数的半加运算可用如下真值表所示。

说明：其中，A、B是两个加数，S表示和数，C表示进位数。

有真值表可得逻辑表达式：2、全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表。

说明：其中A和B分别是被加数及加数，Ci为低位进位数，S为本位和数（称为全加和），Co为向高位的进位数。

得出全加器逻辑表达式：3、集成4位超前进位加法器74HC283由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。

三、实验内容1、用异或门、与或非门、与非门组成全加器，电路图如下图所示：实验结果填入下表中：2、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1。

否则为0。

实验电路图如下图所示。

实验结果填入下表中：3、用异或门、与或非门、与非门组成全加器，电路实验图如下。

4、“74LS283”全加器逻辑功能测试测试结果填入下表:实验三 组合逻辑实验（二）数据选择器和译码器的应用一、实验目的熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。

二、实验原理数据选择器74LS151工作原理：数据选择器又称多路转换器或称多路开关，其功能是从多个输入数据中选择一个送往唯一通道输出。

74LS151互补输出的8选1数据选择器,其引脚图如下图74LS151D 所示：使能端S=1-时，不论210A A A 、、状态如何，均无输出，多路开关被禁止。

使能端S=0-时，多路开关正常工作，据地址码210A A A 、、的状态选择07D ~D 中某一个通道的数据输送到输出端Q 。

数据分配器3-8线译码器74LS138工作原理在译码器是能段输入数据信息，器件就成为一个数据分配器，如图所示为74LS138的引脚图。

该译码器共有3位二进制输入A 、B 、C ，共8种状态的组合，即可译出8个输出信号07Y ~Y --，输出为低电平有效。

另外三个是使能端，当1G 端接高电平，2~G 、3~G 接地电平时，译码器处于工作状态。

三、实验内容1、数据选择器的使用当使能端EN=0时，Y 是2A 、1A 、o A 和输入数据7~O D D 的与或函数，其表达式为：70ii Y m D ==∑g （表达式1）式中i m 是2A 、1A 、o A 构成的最小项，显然当1i D =时，其对应的最小项im 在与或表达式中出现，当0i D =时，其对应的最小项就不出现，利用这一点，不难实现组合电路。

将数据选择器的地址信号2A 、1A 、o A 作为函数的输入变量，数据输入7~O D D 作为控制信号，各最小项在输出逻辑函数中是否出现，是能段EN始终保持低电平，这样，八选一数据选择器就成为一个三变量的函数产生器。

① 用八选一数据选择器74LS151产生逻辑函数该式符合表达式1的标准，显然1D 、3D 、6D 、7D 都应该等于1，而式中没有出现的最小项0m 、2m 、4m 、5m ，它们的控制信号0D 、2D 、4D 、5D 都应该等于0。

由此可以画出该逻辑函数产生器的逻辑图。

② 用八一数据选择器74LS151产生逻辑函数即74LS151输入端1、2、4、7接高电平，其余接低电平。

2、3线-8线译码器的应用用3线-8线译码器74LS138和与非门构成一个全加器。

i 1247m S A B C Y Y Y Y =⊕⊕=∑（1,2,4,7）=实验四 触发器和计数器一、实验目的熟悉JK 触发器的基本逻辑功能和原理。

了解二进制计数器工作原理。

设计并验证十进制、六进制计数器。

二、实验原理1、触发器在时钟边沿脉冲作用下的状态刷新称为触发，具有这种特性的存储单元称为触发器。

不同电路结构对时钟脉冲的敏感边沿可能不同。

触发器在每次时钟脉冲触发沿到来之前的状态成为现态，而在此之后的状态称为次态。

触发器的逻辑功能是指次态与现态、输入信号之间的逻辑关系，这种关系可以用状态图、特性表、特性方程来描述。

按照逻辑功能的不同，通常可以分为D 触发器、JK 触发器、T 触发器、SR 触发器。

2、JK 触发器JK 触发器是数字电路触发器中的一种电路单元。

JK 触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK 触发器的功能最为齐全。

可用简单的附加电路转化为其他功能的触发器。

由JK 触发器可以构成D 触发器和T 触发器。

JK 触发器如下图：特性方程：n+1Q nnJ Q K Q --=+当J=1，K=0，触发器的下一状态将置1；当J=0，K=1，将置0；当J=K=0,触发器状态保持不变；当J=K=1，触发器翻转。

3、SR触发器把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS触发器。

仅有复位和置位功能的触发器成为SR触发器。

当S=R=1，触发器状态不确定。

SR触发器必须遵循SR=0的约束条件。

逻辑符号如下：特性方程：1Q S? SR0(n nR-+⎧⎪=+⎨=⎪⎩Q 约束条件)实际上，另J=S,K=R，便可用JK触发器实现SR触发器所有逻辑功能。

4、D触发器逻辑符号如下：特性方程：1Q D n+=常用的D触发器有主从触发器和维持阻塞触发器。

D触发器的功能也较为完善。

可以转化为JK、SR、T、'T触发器等。

三、实验内容RS触发器逻辑功能测试：用一块74LS00与非门构成RS触发器，连接CP端，然后从CP输入单脉冲，实验原理图如下:用万用表测试Q及Q的电位，记录与下表：连接CP端，然后从CP输入单脉冲。

按下表进行测试并记录于表格。

实验结果及分析：1、当R端无效，S端有效时，则Q=0,Q=1,触发器置1。

2、当R端有效、S端无效时，则Q=1,Q=0,触发器置0。

当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q’有两种互补的稳定状态。

S=0，R=1使触发器置1，或称置位。

因置位的决定条件是S=0。

若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S 端的电平由0变1。

3、当RS端均无效时，触发器状态保持不变。

4、当RS端均有效时，触发器状态不确定。

在此条件下，两个与非门的输出端Q和Q全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。

实验五数字电路实验综合实验一、实验目的学会计数器，译码器，寄存器，显示器的内容。

熟悉有关元件器件的脚管排列。

设计十进制计数译码显示电路。

画出电路图。

二、实验原理计数器分为同步计数器和异步计数器；按计数数值增减分类可分为加计数器，减计数器和可逆计数器；计数器的容量来区分。

例如五进制，六十进制计数器等，计数器的容量也成为模，一个计数器的状态等于其模数。

异步计数器是一个四位异步二进制计数器，它由4个T’触发器组成。

计数脉冲CP通过输入缓冲器加至触发器FF0的始终脉冲输入端，每输入一个计数脉冲，FF0翻转一次。

FF1,FF2和FF3都以前级触发器的Q端输出作为触发信号，当Q0由1变为0时，FF1翻转，区域类推。

从出台0000（由CR输入高电平脉冲使4个触发器全部置零）开始，每输入一个计数脉冲，计数器的状态就按二进制编码递增1，输入第16个计数脉冲开始，每输入一个计数脉冲，计数器的状态就按二进制编码值递增1，输入第16个脉冲构成一个计数周期，是模16（M=16）加数器。

其中Q0的频率是CP 的1/2，即实现了二分频，Q1得到CP的四分频，以此类推，Q2，Q3分别对CP进行了8分频和16分频，因而，计数器也可作为分频器使用。

异步计数器的原理，结构简单，因而触发器不是同时翻转，而是逐级脉动翻转实现的，故亦称为波纹计数器。

当计数器从0111加1时，先后要经过0110,0100,0000几个状态，才最终翻转为1000。

如果对0110,0100,0000译码时，这时译码输出端则会出现毛刺状波形。

同步二进制计数器，Q0在每个计数脉冲到来时都要翻转一次；Q1需要在Q0-=Q1=1时需要准备好翻转条件，更多的位数。

于是，同步二进制计数器可用T触发器来实现，根据每个触发器状态翻转的条件确定其T输入端的逻辑值，以控制它是否翻转。

时钟脉冲CP 是计数脉冲输入端，也是芯片内4个触发器的公共时钟输入端。

异步清零CR 当它为低电平时，无论其它输入端是何种状态（包括时钟信号CP ），都使芯片内所有触发器状态置0，称为异步清零。

CR 有优先最高的控制权。

下述各信号都是在CR=1时才起作用。

并行置数使能PE 置数控制端。

只需在CP 上升沿之前保持低电平，数据输入D3~D0的逻辑值便在CP 上升沿到来后置入芯片4个相应的触发器中。

同步并行预置 为保证数据正确输入，要求PE 在CP 上升沿之前建立稳定的低电平，其最短提前时间称为建立时间t ，PE 置数操作具有次高优先级，仅低于CR ，计数和保持操作时间都要求PE=1。

数据输入端D （D3~D0） 在上升沿到来后，D3~D0的数据便直入触发器。

该市徐与D 触发器相似。

CP 上升沿对D 的时序要求如图。

计数使能端CEP 只要在CP 上升沿到来前至少一个建立时间t 期间内保持高电平，且CET=1，CP 上升沿就能使计数器进行一次计数操作。