集成锁相环及其相关(三)上面的几节课我们研究了电荷泵锁相环的动态特性。

也提到了由于不同的电路结构所导致的锁相环的VCO输出的相位抖动，在本课的开头我们首先讨论这些相位抖动对锁相环路的影响。

D.锁相环中的抖动现象d.1相位抖动，和抖动变化速率在很多应用中锁相环对抖动的响应都是非常重要的。

我们首先描述抖动的概念及抖动的变化率。

如下图所示，严格的周期性波形，x1（t），包含的过零点在时间轴上间隔相等。

现在考虑近似周期性的信号x2（t），其周期有微小的变化，使得过零点偏离了其理想位置。

我们说后者的波形存在相位抖动，分别画出这两个波形的总相位Φtot；和两个总相位的差：剩余相位Φex，我们可以看到，抖动表现为这个相位差值的随时间的变化。

在这里，我们忽略基频以上的各次谐波的分量，描述x1（t），和x2（t）我们可以写出：x1（t）＝A×cos（ωt）和x2（t）＝A×cos（ωt＋Φn（t））其中Φn（t）表示相位的抖动变化，Φn（t）也被称之为相位噪声。

在实际的应用中，抖动的变化速率也很重要。

考虑如下图所示的两个有抖动的波形。

第一个信号y1（t），表现为慢抖动特性，因为从一个周期到下一个周期，它的瞬间频率变化很慢。

第二个信号y2（t），表现出快抖动特性。

相位变化率的快慢可以从这两个波形的剩余相位曲线明显看出。

d.2锁相环输入信号和输出信号之间相位抖动的低通关系在实际的锁相环中，存在两种可能的相位抖动现象．输入信号自身的抖动、以及前面几节课中我们提到的VCO自身产生的抖动。

我们下面来研究每一种情况．假设输人和输出波形可表达为：xin（t）＝A×cos（ωt+Φin(t)）和xout（t）＝A×cos（ωt+Φout(t)）原来我们提到过电荷泵锁相环CPPLL的线性模型,推导出这个模型，的开环传递函数为：因为环路传递函数在原点处有两个极点，这种环又被称之为II类锁相环；原来的那种单极点的简单环路称之为I类环路。

简单的I型和II型锁相环的传输函数都具有低通特性，如果Φin（t）变化很快，那么Φout（t）不能完全跟上变化。

也就是说: l 输人的慢抖动可以传递和影响到到VCO的输出的相位抖动；l 而较为快速的抖动却衰减了，而不会影响到VCO的输出抖动因此我们可以说，锁相环对Φin（t）具有低通滤波作用。

参见下图：d.3锁相环VCO固有抖动和输出信号之间相位抖动的高通关系然后我们假设输人波形是严格周期性的,但假设VCO本身存在固有的相位抖动情况。

我们将这种抖动看成是随机相位变化，我们构造了如下图所示的模型：（上图对应于下图所示的电荷泵锁相环：）假设其中输入的剩余相位为零（即，x1（t）＝A×cos（ωt））并且在VCO的输出中增加了一个随机分量Φvco来表示其相位的抖动。

我们不经推导得出对于II型锁相环，从Φvco到Φout的传输函数等于：上式具有高通的特性，显示由VCO所产生的慢抖动分量被抑制了，而快抖动分量没有被抑制。

参考下图可以理解这一点：如果Φvco（t）变化非常缓慢（例如，VCO振荡频率随着温度的飘移），那么它与Φin＝0的信号（也就是完全的周期性信号）比较会产生一个缓慢变化的相位误差信号，它传输经过LPF的滤波，然后去调节VCO的振荡频率，从而可以抵消VCO的变化。

另一方面如果VCO的变化非常快（例如，VCO受到电路中较高频率噪声对它的振荡频率的调制作用）那么由鉴相器输出的相位误差信号将被环路的低通作用（环路的极点）严重衰减，导致相位误差无法传递到Vcont中，从而使得VCO无法对相位的快速变化作出正确的修正。

导致如上图所示的Φout（t）/Φvco（t）相对于Φvco（t）变化速率的高通效应。

上面从概念上总结了锁相环对输人抖动和VCO抖动的响应。

在实际的应用中其中的一种或者两种抖动都是必须要考虑的，具体的情况与实际的应用环境有关，要求设计人员对对环路带宽进行适当的优化和电路构型的适当选择。

E 延迟锁相环在目前的高速数字电路系统应用中比较常用的有一种称之为：延迟锁相环DLL的锁相环路。

e.1延迟锁相环简介如下图所示：我们假设在一个数字电路中需要四个时钟相位，相邻时钟沿之间的延迟必须准确地间隔为∆T＝1ns。

那么如何产生满足上述相位要求的时钟信号呢？首先我们可以简化的考虑使用一种两级差动环路振荡器来产生四个相位（这里要指出的是在实际的CMOS集成电路中，这种简单的两级CMOS环路是不能够起振的）。

在实际的应用中，我们必须保证在不同的工艺条件和温度变化的情况下，都具有稳定的∆T＝1ns，这就要求振荡器必须锁定在250 MHz（/ns）的参考时钟下，使得输出时钟的周期正好等于 4 ns，原理如下，Vcont控制和调整两个差动放大器输出延迟，使得每个单级差动放大器的延迟等于2ns，此时两级放大起的输出延迟为4ns，即250MHz。

这种电路的结构较为复杂，同时两个差动放大器的最小延迟不可能作的非常小，为此需要考虑其他的方法。

利用简单门电路的延迟效应，可以提出产生这些所需时钟的另外一个方法：由上图，使输人时钟经过四级门电路构成的串联延迟电路。

但是这种方法不能够产生精确的时钟沿间隔，因为每一级门电路的延迟时间会随工艺和温度而变化，因此在有严格的定时要求的电路中是不能直接使用这种电路的。

这里再给出另外的一种的电路，如下图所示：其中CKin和CK4之间的相位差用一个鉴相器来检测产生与Ckin和CK4之间相位差成比例的平均控制电压Vcont，通过这个负反馈电压的来调节每一个门级的延时。

对于大的环路增益，CKin和CK4之间的相位差很小，即这四级电路将时钟几乎准确地延时了一个周期，从而建立了准确的时钟沿间隔。

这种电路结构被称为延迟锁相环。

这是由于它采用了一个电压控制延迟线（VCDL）电路而不是一个真正的VCO。

实际的电路中为获得无穷大的环路增益，需要在PD和LPF之间插人电荷泵。

每级延时电路可以根据下图所示的环形振荡器的变种电路来设计。

e.2延迟锁相环DLL与传统锁相环电路PLL的比较l 首先，延迟线与振荡器相比受噪声影响小；这是因为，波形中被噪声破坏的过零点在延迟线的末端就被多级延迟门电路整形而消失了，而在振荡器电路中，由于振荡器自身的正反馈，必然会导致这个被噪声破坏的过零点再次循环到这个振荡器的反馈输入端，从而产生因而产生更多连锁过零点的损坏。

l VCDL的相应函数的简单导致，稳定性的提高；如下图所示的VCDL电路中控制电压的变化能迅速改变延迟时间，也就是说，传输函数Φout（s）/Vcont（s）简单地等于VCDL的增益Kvcdl。

因此，上面图中的反馈系统与LPF的阶数相同，但其稳定性和稳定速度等重要问题比PLL的要减轻许多。

下面我们给出如下图所示的DLL的闭环传输函数：也就是上节课我们给出的那种接近于实际电路的CPPLL电路中的VCO部分我们更换为一个压控延迟线VCDL。

它的传递函数我们不经证明的给出：需要注意的一点是，在实际的应用中因为整个环路在原点处只有一个极点，因此可以不需要电阻Rp。

e.3延迟锁相环DLL的缺点l 首先DLL主要的缺点是不能产生可变的输出频率。

我们在后面的关于锁相环路应用的课程中会研究PLL的频率合成功能，将会讲述这一点。

l 其次DLL可能还有锁定延迟时间不确定性的缺点。

也就是说，如原来图中四级电路所示电路的总延时从低于Tin的值变化到高于2Tin的值时，延迟锁相环可能会把CKin 到CK4的延时锁定在Tin或2Tin。

如果要求DLL电路必须提供十分准确的时钟沿间隔，则这种不确定性是很有问题的，因为相邻时钟沿的时间间隔可能被定在2Tin／4而不是Tin／4。

在这种情况下，需要通过附加电路来避免这种不确定性。

l 另外，每级延迟电路与其负载之间的不匹配也会导致时钟沿间隔的误差。

在实际的电路中往往使用大输出电流的大尺寸的输出器件和仔细的版图设计来避免或者减轻这一情况。

F锁相环和延迟环的应用锁相电路的实际应用例子包括内存控制电路、微处理时钟电路，硬盘信号还原驱动电路、射频载频和本振的合成电路，光纤和网络通讯电路的时钟还原电路等等。

我们前面介绍的理想的和简单的，在环路内部没有附加其他器件的锁相环的输入参考信号的频率和相位与VCO或者VCDL的输出相位完全相等。

对于纯粹的数字电路，这样的PLL或者DLL和一根直联的导线从效果上讲是没有任何区别的。

因为两者都可以保证Vin 和Vout的相位和频率完全一致，因此我们必须举例说明PLL和DLL 在实际集成电路系统中的重要性！f.0锁相环倍频在模拟特别是高频电路中，通常有两种方法来或者不同频率的，高精度的频率信号1. 使用选频放大器从包含丰富的非线性输出分量的基频振荡器，比如晶体振荡器中选出3，5，7….或者2，4，….次谐波的方式来获得基频的2，3，4，5…倍的频率信号。

（图）2. 两个或者数个精确频率通过非线性的混频器获得他们的差频或者和频，或者他们的谐波的差频和和频。

但是从后面大家可以看到这两种方法存在很多的局限性，例如谐波分量太多，多个精细的频率间隔不容易获得，等等问题，而采用PLL的频率发生电路却非常容易搞定这些问题，它并且通过这两种方法的结合可以获得满足各种要求的频率源。

简单的M倍频器请参考下面的电路图：这里的“除M”表示一个分频比为M的数字分频器，普通的由一个定周期的计数器就可以实现，由前面讲述的原理可以知道，当锁相环锁定后有：fin＝fd，而fd＝fout/M因此可以得到：fout＝M×fin；理论上通过这个电路可以获得fin的任意倍频，但是实际的电路当中M的数值会影响锁相环的各个特性，因此有一定的限制。

这个电路的变种可以实现多种多样的倍频电路，包括小数倍频等等。

PLL的倍频电路主要应用于各种系统的频率合成电路中，在后面的课程里我们会讲述更数字化的，和可以获得更精密输出的DDS 合成器。

f.1一个处理器系统中pll的应用这里我们首先以一个实际的32位嵌入处理器系统为例，说明锁相环路在处理器内存时钟分配，和PCI时钟分配电路中的应用：f1.1 结构简介这里我们考虑第二代的使用G2 core的PPC处理器，MOTOROLA公司的MPC82XX系列处理器，这些处理器内部包括：1. 一个PPC G2的core，内部包含一个提供系统时钟的时钟合成PLL单元；用以产生CORE运行所需的几百M的时钟和SDRAM运行所需的几十到一百多M时钟以及各种定时信号。

通过对处理器相应的CORE PLL 配置寄存器的配置可以实现对输入的SYSTEM CLK或者PCI CLK时钟的N，或者N.5（N为整数）的倍频。

2. 各种的外设模块，包括通用串行口、SPI接口、I2C接口、DMA控制器、内存控制器、以及用于SDRAM时钟还原的一个0延迟DLL等等。