电子迁移率:固体物理学中用于描述金属或半导体内部电子，在电场作用下移动快慢程度的物理量。

在半导体中，另一个类似的物理量称为空穴迁移率。

人们常用载流子迁移率来指代半导体内部电子和空穴整体的运动快慢
迁移率是指载流子（电子和空穴）在单位电场作用下的平均漂移速度，即载流子在电场作用下运动速度的快慢的量度，运动得越快，迁移率越大；运动得慢，迁移率小。

同一种半导体材料中，载流子类型不同，迁移率不同，一般是电子的迁移率高于空穴。

如室温下，低掺杂硅材料中，电子的迁移率为1350cm^2/（VS），而空穴的迁移率仅为480cm^2/(VS)
一是载流子浓度一起决定半导体材料的电导率（电阻率的倒数）的大小。

迁移率越大，电阻率越小，通过相同电流时，功耗越小，电流承载能力越大。

由于电子的迁移率一般高于空穴的迁移率，因此，功率型MOSFET通常总是采用电子作为载流子的n沟道结构，而不采用空穴作为载流子的p沟道结构。

导通特性 :
NMOS的特性，Vgs大于一定的值就会导通，适合用于源极接地时的情况（低端驱动），只要栅极电压达到4V或10V就可以了。

PMOS的特性，Vgs小于一定的值就会导通，适合用于源极接VCC时的情况（高端驱动）
若一个CMOS反相器中的pFET和nFET尺寸相同，
若Wn/Ln=Wp/Lp, 则pFET和nFET电流大小取决于载流子迁移率Un/Up，一般情况下，Un〉Up，所以Tfall<Trise, 相同尺寸条件下，上升速度比下降速度慢.
在集成度不够高的情况下，由于电子与空穴迁移率的差别，具有相同驱动能力的PMOS的器件的面积可能是NMOS的2~3倍，器件的面积会影响到“导通”电阻、输入输出的电容。

“导通”电阻、输入输出电容会影响电路的延迟时间。

假设电路要求满足最小的驱动能力，PMOS器件面积是NMOS器件面积的2倍,
与非门:
延迟时间n输入的“与非门”的延迟时间为：4*N^2+N+1
当NMOS的输入电容是“1”时，PMOS的输入电容是“2”，那么输出电容就是输入电容的2倍。

Cin=N+2；Cout=4N^2+2N; T=4N^2+3N+2
或非门：
Cin=2N+1；Cout=8N^2-2N; T=8N^2+1
经过分析得出“与非”、“或非”电路的延迟时间不相同，
f=T(or)-T(and)=4*n^2-3*n-1，n>=2,对f求导，得到：8*n-3，所以f 函数“单调递增”，就是T(or)>T(and)。

在经过上面的分析，修正了延迟时间的计算公式，了解到“与非”、“或非”电路的延迟时间不再相同，“或非”电路的延迟时间大于“与非”的延迟时间。

“与非”、“或非”都是基础的逻辑门，所以在数字设计时，应该用对偶关系将电路进行转换，电路中能够采用“与非”门表示时，尽量采用“与非门”为基本逻辑门，这样可以减少延迟时间，提高电路的性能。