Digital IC:数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统第一章引论1、数字IC芯片制造步骤设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计）制版：根据版图制作加工用的光刻版制造：划片：将圆片切割成一个一个的管芯（划片槽）封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连测试：测试芯片的工作情况2、数字IC的设计方法分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证SoC设计方法：IP模块（硬核（Hardcore）、软核（Softcore）、固核（Firmcore ））与设计复用Foundry （代工）、Fabless （芯片设计）、Chipless （IP设计）"三足鼎立” 一-oC发展的模式3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的）NRE （Non-Recurrent Engineering）成本设计时间和投入，掩膜生产，样品生产一次性成本Recurrent 成本工艺制造（silicon processing ），封装（packaging ），测试（test）正比于产量每个集成电路的成本-kceurrenr成本+ 一、此上成木总产量管芯成本十芯片濯试成本+封装成本Recurrent Jjfc 本----------- -----------------------最终测试成品率|一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数C上的电压从上升到50%的时间&二In （2）r = 0.69功耗：emmmm 自己算4、EDA设计流程IP设计-------- >系统设计（SystemC ） ----- > 模块设计（verilog ）版图设计（.ICC --------- 电路级设计（.v基本不可读）综合过程中用到的文件类型（都是synopsys）:可以相互转化.db （不可读）< ----------- > .lib （可读）加了功耗信息.sdb第二章器件基础1、保护IC 的输入器件以抗静电荷（ESD 保护）匹002、长沟道器件电压和电流的关系：截止区：写线性区：隐％WW%/口 = 至［（矿砧-匕）上皿-穿1饱和区：％ A&r 富=心-心《玲如二亨三（L 叫广（1 +久么）3、 短沟道器件电压和电流关系速度饱和：当沿着沟道的电场达到临界值E C 时，载流子的速度由于散射效应（载流子之间的碰撞）而趋于饱和。
E C 取决于掺杂浓度和外加的垂直电场强度器件在V DS 达到V GS --V T 之前就已经进入饱和状态，所以与相应的长沟道器件相比，短 沟道器件饱和区围更大反面整理P63 3.3.2 静态状态下的MOS 晶体管相关参数以及公式（尤其是速度饱和）4、 MOS 管二阶效应阈值变化：随着器件尺寸的缩小，阈值电压变成与 L 、W 、V DS 有关短沟效应（漏端感应势垒降低（DIBL ））:电压控制耗尽区宽度，V DS 提高将会导致势垒降低，甚至过高的 V DS 将会导致源漏短路，称为源漏穿流 窄沟效应：沟道耗尽区并不立即在晶体管边沿终止， 而是会向绝缘场氧下面延伸一些，栅电压必须维持这一额外的耗尽电荷才能建立一条导电沟道，在W 值较小时将会引起阈值电压升高亚阈值导通：在V GS 接近甚至略小于 V T 时，I D 仍然存在 热载流子效应：原因：小尺寸器件中的强电场引起高能热电子与晶格碰撞产生电子空穴对， 引起衬底电流；电子在强总校电厂的作用下穿过栅氧，引起栅电流。
影响：改变阈值电压、使器件参数变差，特性不稳，电路失效；衬底电流引起噪声以 及动态节点漏电。
处理方法：LDD （lightly doped drain ）:在源漏区与沟道间加一段电阻率较高的轻掺 杂区。
可以减小热载流子效应，增大源漏端耐压围， 但是轻掺杂区会导致器件跨导减.slibPAC小，漏源电流减小闩锁效应：寄生双极型晶体管互相提供基极电流，正反馈至短路第三章互连线1、MOS IC的三层互连线上层金属互连线中层的多晶硅连线下层的扩散区连线2、互连线模型：集总RC模型（Elmore延时）集总RC模型（考虑导线电阻）：导线分段，每段导线的导线电阻集总成一个电阻R,电容集总成一个电容C第四章反相器1、再生性：再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个具备再生性的条件：过渡区增益绝对值大于一2、扇出系数：输出端连接同类门的最多个数扇入系数：单个逻辑门能够承受的数字信号输入最大量3、静态CMOS反相器的特点：1、输出高电平和低电平分别为VDD和GND。
信号电压摆幅等于电源电压，噪声容限很大；2、采用无比逻辑，逻辑电平与器件尺寸无关，晶体管可以采用最小尺寸，且翻转时不会因为尺寸设计原因出现错误，稳定性高3、输出阻抗小，稳态时在输出和VDD或GND之间总存在一条具有有限电阻的通路，对噪声和干扰不敏感4、输入阻抗高，不消耗直流输入电流，理论上可以驱动无限多个门5、不考虑泄露功耗的情况下，没有静态功耗（CMOS取代NMOS的原因）4、CMOS反相器静态特性开关阈值：定义为V M=V out的点，在这一区域由于V GS=V DS,上管下管都是饱和的（长沟短沟分为速度饱和和普通饱和），使通过两个晶体管的电流相等即可得到V M的解析表达式，推导过程见书上P134,反面自己推导一遍。
噪声容限[V IL,V IH]:根据定义，是反相器增益为-1时的输入，但是太难算了，就用了线性近似，推导过程见书上P136,反面自己推导一遍。
5、CMOS反相器动态特性电容：巴拉巴拉巴拉巴拉一堆公式反正感觉没啥用传播延时：在输入和输出反转的50%之间的时间，正比于这个电路的下拉电阻和负载电容所形成的时间常数，=弗 E= 0.6了跖G’m”L ogD i D,2 [ 2 L2R（i-—/tr ）■传播延时，球E的公式= ‘七4/^1 9”叫忽略成=0,69^^569、户=°52X户"1D^ATn 1DS.4 Tnc V= 0 5* ____________ 「『仍____________________■（w/mo^jw一% 一么打2）■若时皿》气+ S'侦=。
・52如"［）上总传播延时性能优化设计：减小负载电容（自身扩散电容，连线电容，扇出电容）加大晶体管尺寸优点：增加了驱动能力（增大充放电电流，降低导通电阻）缺点：扩散电容增大，从而使负载电容增大栅电容增加，使前一级的扇出电容增加提高电源电压缺点：V DD增加到一定程度，对延时的优化效果不明显功耗增加出于可靠性烤炉，V DD具有严格的上限反相器链的性能优化：要求每一级的尺寸时与其相邻前后两个反相器尺寸的几何平均数（Cg为输入的栅电容）Gj = Js/M■若每一级具有相同的尺寸放大系数为则：f =F = CJJ■每级的有效扇出（尺寸系数）:■最小延时七=心+沂/』I这一段一定要回头看书看PPT啊！ !!!!!!!!!!!!5、反相器功耗分析（感觉好像都会，回头扫一眼就成，还有能连延时积啥的）动态功耗：对负载电容充电和放电造成的功耗短路功耗：开关过程中电源和地之间顺吉纳的直流通路造成的功耗静态功耗：稳定输出高电平或低电平时的直流功耗，漏电流造成第六章CMOS组合逻辑门的设计1、静态CMOS组合逻辑电路在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD或GND。
稳态时，门的输出值总是由电路所实现的布尔函数决定。
它不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上。
合2、静态电路类型：互补CMOS有比逻辑（伪NMOS和DCVSD传输晶体管逻辑（Pass-Transistor Logic ）3、互补CMOS经验规则：晶体管看作是由其栅端信号控制的开关。
PDN用NMOS器件，PUN用PMOS器件（否则会有阈值损失）实现N输入的逻辑门需要晶体管数目为2N。
4、互补CMOS静态特性：高噪声容限没有静态功耗直流电压传输特性和噪声容限与数据输入模式有关5、互补CMOS传播延时（我觉得这里可以考一道速度快慢的定性分析）e.g.■分析延时与输入图形的关系■分析时应当考虑］输入使输出上升还是下降2.内部节点的电容如何充放电乳串联管子中哪个阈值电压较高NMOS = piriPMOS - O75»im/O t25 umC L * 100 fFA-机J 时f"]' [pS]输入数据形A=1, B=0—*1A" 0 50 A= 1-kO. B=1■输出从低到高翻转（定性分析）（1）A=IB=1->0：芝个P管同时充电,同时不用对2个N管间的寄生电容充电 ,所以最抉.（2）A=l, B = 1->0：关断B所驱动的N管相对（3）中关断A所驱动的N管困难，同时要对2个N管之间的寄生电容充电，所以最慢，（3）A=l"0, B=l f关断A所驱动的N管相对0）中关断B所驱动的N骨容易，同时不用对2个N管之间寄生电窝充电，所以速度居中。
■输出从高到低翻转（定性分析）（1）A=0->1, 8 = 1：虽然开启A所驱动N管相对（2）中开启B所驱动的N管困难，但是Z个N管之间寄生电容上的电荷早就泄放掉了，所以速度最快，（2）A=l f虽然开启B所驱动的N管相对（1）中开启A所驱动的N 管容易，但是2个N骨之间寄生电容上的电荷直到B所驱动的N管开启才泄故，因此速度居札（3）A=B=O->1： A所驱动的N管的电阻相对（2）中A所驱利的N管电阻大,因此2个串联的N管的总莅阻相对（2）中的大，放电慢，所以速度最慢口6、互补CMOS尺寸设计：为了使NAND网的下拉延时与最小尺寸的反相器相同，在PDN串联网络中的NMOS器件必须设计成两倍宽（同样功能晶体管电容减半），以使NAND下拉网络的等效电阻与反相器相同而PMO S器件可以维持不变。
/[补CMOS（扇入对延时的影响）■每一个电容都要通过电阻放电，则：fpm = （L69 [ RiCi+（R I+R J）G+ （Ri+Rj+RaJ Ca+ （ Ri+Rz+Ri+R^）C L ] B _|■设N管尺寸相同，等效电阻均为R,则】c= 0.69R（Ci + 2Ct + 3C. + 4CJD T> tpHL随扇入呈二次方关系增加（电容与电阻均线性增加）> tpLH随听入线性增加（电容线性增加，导通电阻不变）> M1-M4的尺寸应该递减（电阻递增）7、互补CMOS大扇入时的设计技巧：调整（加大）晶体管尺寸（减小电阻但增大了电容，还会给前级加大负载，只有当CL>>Cint才能用）逐级加大晶体管尺寸，使影响最大的晶体管电容最小（但可能会使版图设计复杂，晶体管间距不得不加大，导致部电容增加）重新安排输入（定义：外层输入：接近电源或地的输入，层输入：接近输出端的输入，最退到达的输入信号应当作为层输入（放在接近输出端处）以避免多次延时）重组逻辑结构：延时与扇入的平方关系使得输入太多时反转变得极慢，可以将多输入转化为多级插入缓冲器隔离扇入与扇出（减小电谷减小时间常数）工8、组合逻辑链的性能优化首先我们明确一个概念： 驱动能力（带负载能力）就是输出电阻，越小越强，p = FpO P^ —般逻辑门的延时：p-（归一化）本征延时：本征延时与门的类型有关，但它与门的尺寸（晶体管宽度的加倍）无关g-逻辑努力（logical effort ）:对于给定的 负载，一个门的输入电容和与它具有相同输出 电流的反相器的输入电容的比。