C1 为A1 B0 + A0 B1的进位位。 C2 为A1 B1 + C1的进位位。
P1不能用与或门实现，与或门不可能产生进位位。
P0
P1
CAi Σ
BCo
&&&
P2
P3
CAi Σ
BCo
&
P0 = A0 B0 P1 = A1 B0 + A0 B1 + 0 P2 = A1 B1 + 0 + C1 P3 = C2
&
FAB AB AB AB AB BAB AAB
FAB AB BAB
☆最后根据逻辑表达式画出逻辑电路图。
FA>B FA=B FA<B
FA>B
FA=B
FA<B
☆ 四位数值比较器逻辑符号
A0
A3~A0、B3~B0是两个相比较的
A1 A2
A3
4位二进制数。
A<B
A=B
A<B,A=B, A>B三个级联输入端。 A>B
3 Σ CO
2 1
P
0
3
Σ2
3
1
2 1
Q
0
0
Ci
54/74283,CC/CD4008
B3 &
A3
≥1
B2 &
A2
≥1
B1 &
A1
≥1
B0 &
A0
≥1
CI
1
&
& ≥1
进位输出信号仅需要
&
&
CO 一级反向器和一级与或非
&
门的传输延迟时间。
&
运算速度的缩短是以
=1 S3 增加电路的复杂程度为代
价换取的。
&
当加法器的位数增加时，
=1 S2 电路的复杂程度也随之急
剧上升。
&
=1
S1
当进位输入CI 、加数A 、 被加数B不用时接0 。以保
&
1
=1 S0 证加法器正常工作。
图 2.32 超前进位加法器
全加器除了作二进制加法外，还可以做乘法运算、
8421BCD码的加法运算、及实现码制变换等。
⑴ 试用全加器完成二进制乘法功能。
A1 A0
以两个2位二进制数相乘为例。
A = A1 A0 B = B1 B0
P = AB = A1A0 X B1B0
X B1B0
A1B1 P2
A1B0 A0 B0 A0 B1 P1 P0
P0 = A0 B0
+ 不是逻辑或，而是算术加号
P1 P2 P3
= = =
A1 B0 A1 B1 C2
+ +
A0 B1 C1
B0
FA<B,FA=B,
FA>B为比较结果输出端。
B1 B2
B3
☆ 比较原则：
0 COMP
1 2
P
3
P<Q
FA<B
><=
P=Q FA=B
0
P>Q
1 2
Q
3
FA>B
对于多位数值比较，先比较最高位，在高位相等的条 件下，取决于低位的比较结果。
例如：最高位A>B,则不论其它位情况如何，肯定A>B。 最高位A<B,则不论其它位情况如何，肯定A<B。
A0 B0
A1
B1
为什么片1的 C i 、片2的 B 要接地 ?
② 码制变换电路 ☆ 采用四位全加器将8421BCD
8 3 Σ CO
4 2
2 1
P
10
3A
码转1
B C
余三码＝8421BCD码＋0011
2 1
Q
0
D
0
有固定的转换关系。转换电
Ci
路如图所示。
第2章 组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
只有A=B,才比较次高位，决定相比较数的大小。 当四位比较结果都相等，再比较级联输入端。
加数 被加数
寻 AB 公 C 00 01 11 10
00110 01010 01101
01
1
11
1
共0 项1
1 111
1 0 0 1 0 S AB ABCi AB ABCi A B Ci
10101 11001
CO 3,5,6,7
1 1 1 1 1 CO AB （A B）Ci
A B Ci
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能够完成比较两个数字的大小或是否相等的
逻辑电路称为数值比较器。
1、 设计一位二进制数A和B的数值比较器。 A 比
A B FA>B FA=B FA<B 00 0 1 0
较
B器
01 0 0 1 10 1 0 0
&
11 0 1 0 ☆由真值表写出逻辑表达式：
A B
&
& ≥1 &
FAB AB A AB
&
CO
考虑低位来的进位加法称为全加。 能完成全加功能的电路叫全加器。
S 全加和
全加器逻辑符号：输入端：A、B、C i Ci
全加器
输出端：S、CO 进位输入
Co
进位输出
全加器真值表： 利用卡诺图化简S、CO： A B
A B CI S CO S 1, 2, 4, 7,
0
0
0
0
0
AB C 00 01 11 10
☆ 每一位全加器的进位输出，送给下一级的进位输 入端。高位的加法运算必须等到低位的加法运算完成 后，才能正确进行。
F3
Σ
Ci Co
A3 B3
☆ 低位无进位输入，完成半加功能。
优点：结构简单。在一些中、低速数字设备中仍有应用。 缺点：速度慢。四位二进制全加器，要经过4级门的延迟时间。
三位串行进位的全加器：
不考虑低位来的进位加法叫半加。 半加器：能完成半加功能的电路叫半加器。
输入端：A、B 输出端：S、CO 半加器真值表：
A B S CO 0000 0110 1010 1101
逻辑表达式：
半加器逻辑符号：S 半加和
半加器
CO
进位输出
AB 加数被加数 由逻辑表达式画出逻辑电路图：
A B
＝1 S
S AB AB A B CO AB
图 2.31串行加法器
（并行进位）
超前进位：是各级进位同时发生，高位加法不必等低位 的运算结果。所以工作速度得以提高。即：只用了一级门的 传输延迟时间。
4位全加器的逻辑符号：
输入端：P 加数，Q 被加数。每组有 四个输入。C i 进位输入端。
输出端：∑表示四位全加和输出端， CO进位输出端。
超前进位中规模集成电路型号有：
第2章 组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
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两个二进制数之间的算术运算无论是加、减、乘、 除，在计算机中都是化做若干步加法运算进行的。因 此，加法器是构成算术运算器的基本单元。
集成全加器：在一位全加器的基础上,通过多级级 连可以构成多位全加器。
集成一位全加器逻辑符号：
Σ
Ci Co
◆串行进位 当N位二进制数相加时，进位方式有两种：◆并行进位
电路特点：
☆ 由四个一位二进制全加器通过 串行级连组成四位二进制全加器。
F0
Σ
Ci Co
F1
Σ
Ci Co
F2
Σ
Ci Co
A0 B0 A1 B1 A2 B2