2．集成数值比较器的扩展 （1）串联扩展方式，如图2.36所示。
（2）并联扩展方式。
图2.37所示是采用并联方式用5片7485组成的16位二进 制数比较器。将16位按高低位次序分成4组，每组用1片 7485进行比较，各组的比较是并行的。将每组的比较结果 再经1片7485进行比较后得出比较结果。这样总的传递时间 为两倍的7485的延迟时间。若用串联方式，则需要4倍的 7485的延迟时间。
2．半导体数码管BS201A
半导体数码管BS201A采用共阴连接，其外型和等效 电路如图2.30。
3．七段显示译码器74LS48
七段显示译码器74LS48是一种与共阴极数字显示 器配合使用的集成译码器，它的功能是将输入的4位二 进制BCD码转换成显示器所需要的七个段信号a～g。 图2.31为74LS48的逻辑符号。A3A2A1A0为BCD码输入 端,a～g为译码输出端。
在数字电路中，数字量都是以一定的代码形式出现 的，所以这些数字量要先经过译码，才能送到数字显示 器去显示。这种能把数字量翻译成数字显示器所能识别 的信号的译码器称为数字显示译码器。
常用的数字显示器有多种类型。
按显示方式分，有字型重叠式、点阵式、分段式等。
按发光物质分，有半导体显示器，又称发光二极管 (LED)显示器、荧光显示器、液晶显示器、气体放电管 显示器等。
（1）7448功能表
（5）7448逻辑函数表达式（教材P153～154），逻辑图略
aA 3A 2A 1A 0A 3A 1A 2A 0 bA 3A 1A 2A 1A 0A 2A 1A 0 cA3A2A2A1A0 dA 2A 1 A 0A 2A 1A 0A 2A 1 A 0 eA2A1A0 fA 3A 2A 0A 2A 1A 1A 0 gA3A2A1A2A1A0
三． 集成数值比较器及其应用
1．集成数值比较器7485
7485是典型的集成4位二进制数比较器。其电路原理与 2位二进制数比较器完全一样。逻辑符号如图2.35所示。
一片7485可以对两个4位 二进制数进行比较，此时级 联输入端IA>B 、IA<B 、IA=B应 分别接0、0、1。当参与比较 的二进制数少于4位时，高位 多余输入端可同时接0或1。
比较慢。因为进位信号是串行传递，最后一位的进位输出
C3要经过四位全加器传递之后才能形成。如果位数增加， 传输延迟时间将更长，工作速度更慢。
三．快速进位集成4位加法器74LS283
74LS283是一种典型的快速进位的集成加法器。首先介 绍快速进位的概念及实现快速进位的思路。
重新写出全加器Si和Ci的输出逻辑表达式： Si A i B i C i1 C i A iB i (A i B i)C i-1
由此可写出如下逻辑表达式：
FA＞B＝(A1>B1)+(A1=B1)(A0>B0)+(A1=B1)(A0=B0)IA>B FA＜B＝(A1<B1)+(A1=B1)(A0<B0)+(A1=B1)(A0=B0)IA<B FA=B＝(A1=B1)(A0=B0)IA=B
根据表达式画出逻辑图如图2.34所示。图中用了两个l位 数值比较器，分别比较（A1、B1）和（A0、B0），并将比较 结果作为中间变量，这样逻辑关系比较明确。
2.4.3 译码器
一．译码器的基本概念及工作原理
译码器——将输入代码转换成特定的输出信号的电路。
假设译码器有n个输入信号和N个输出信号，如果N=2n ， 就称为全译码器，常见的全译码器有2线—4线译码器、3 线—8线译码器、4线—16线译码器等。如果N＜2n ，称为 部分译码器，如二一十进制译码器（也称作4线—10线译 码器）等。
由真值表写出逻辑表达式：
由以上逻辑表达式可画出逻辑图如图2.33所示。
2．考虑低位比较结果的多位比较器 2位数值比较器的真值表如表2.19所示。其中A1、B1、
A0、B0为数值输入端，IA＞B、IA＜B 、IA＝B为级联输入端，是
为了实现2位以上数码比较时，输入低位片比较结果而设置 的。FA＞B、FA＜B 、FA＝B为本位片三种不同比较结果输出端。
4．74LS48的应用 （1） 74LS48与BS201的连接
（2） 7448的灭零控制
2.4.4 数值比较器
一．数值比较器的基本概念及工作原理
数值比较器——对两个位数相同的二进制整数进行数 值比较并判定其大小关系。
1．1位数值比较器
1位数值比较器的功能是比 较两个1位二进制数A和B的大小， 比较结果有三种情况，即：A＞B、 A＜B、A＝B。其真值表如表 2.18所示。
74LS138的逻辑图如图2.22所示。它有3个输入端A2、A1、 A0，8个输出端 Y0 ~Y7 所以常称为3线—8线译码器，属于全
译码器。输出为低电平有效，G为使能输入端。
三．译码器的应用
1．译码器的扩展 利用译码器的使能端可以方便地扩展译码器的容量。 下面讨论将两片74LS138扩展为4线—16线译码器。
解：（1）写出各输出的最小项表达式，再转换成与 非—与非形式。
LAB CA BCABCABC m 1 m 2 m 4 m 7m 1m 2m 4m 7
FABC ABCAC B
m 3m 5m 6m 3m 5m 6
G A B C A B C A B C AC B
C i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1
A iB i (A i B i)C i-1
由此画出全加器的逻辑电路如图2.39（a）所示。图 2.39（b）所示为全加器的符号。
二．多位加法器
要进行多位数相加，最简单的方法是将多个全加器进行 级联，称为串行进位加法器。图2.40所示是4位串行进位加 法器，从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各 位同时送到相应全加器的输入端，进位数串行传送。全加器 的个数等于相加数的位数。最低位全加器的Ci-1端应接0。
C3 S3
S2
S1
S0
Ci Si ¡Æ
Ai B i Ci-1
Ci Si ¡Æ
Ai B i Ci-1
Ci Si ¡Æ
Ai B i Ci-1
Ci Si ¡Æ
Ai B i Ci-1
A3 B3 C2
A2 B2 C1
A1 B1 C0
图2.40 4位串行进位加法器
A0 B0 C-1
串行进位加法器的优点是电路比较简单，缺点是速度
由上式可以看出：各位的进位信号都只与Gi、Pi和C-1有 关，而C-1是最低位的进位信号，其值为0，所以各位的进位 信号都只与被加数Ai和加数Bi有关，它们是可以并行产生的， 从而可实现快速进位。
2．实现组合逻辑电路 由于译码器的每个输出端分别与一个最小项相对应，
因此辅以适当的门电路，便可实现任何组合逻辑函数。 【例2.14】试用译码器和少量门电路实现逻辑函数：
LA BB CAC
解：（1）将逻辑函数转换成最小项表达式，再转换成与 非—与非形式。
L A B A B C C A C A B m B 3 m 5 C m 6 m 7
表中的Ai和Bi分别表示 被加数和加数输入，Ci-1表 示来自相邻低位的进位输入。 Si为本位和输出，Ci为向相 邻高位的进位输出。
由真值表直接写出Si和Ci的输出逻辑函数表达式，再 经代数法化简和转换得：
S i A iB iC i 1 A iB iC i 1 A iB iC i 1 A iB iC i 1 ( A i B i) C i 1 ( A i B i) C i 1 A i B i C i 1
与数据选择器的“多选一”相反，数据分配器是将一 路输入数据根据地址选择码分配给多路数据输出中的某 一路输出。它的作用与图2.26所示的单刀多掷开关相似。
由于译码器和数据分配器的功能非常接近，所以译码 器一个很重要的应用就是构成数据分配器。也正因为如 此，市场上少有集成数据分配器产品，只有集成译码器 产品。当需要数据分配器时，可以用译码器改接。
m 3m 5m 6m 7y3y5y6y7
（2）该函数有三个 变量，所以选用3 线 —8 线 译 码 器 74LS138。
用一片74LS138 加一个与非门就可 实现逻辑函数L，逻 辑图如图2.24示。
【例2.15】某组合逻辑电路的真值表如表2.15所示，试用 译码器和门电路设计该逻辑电路。
下面以2线—4线译码器为例说明译码器的工作原理和 电路结构。
2线—4线译码器的功能如表2.13所示（输出低电平有 效）。
当使能有效时，由表2.12可写出各输出函数表达式：
用与非门实现的2线—4线译码器的逻辑电路如图2.21所示。
二．集成译码器74LS138
74LS138是一种典型的二进制译码器，其逻辑功能表 如表2.14。
考察进位信号Ci的表达式，可见： 当Ai=Bi=1时，AiBi=1，得Ci=1，即产生进位。所以定 义Gi=AiBi，Gi称进位生成项。
当， Ai Bi 1 则AiBi=0，得Ci=Ci-1，即低位的进位
信号能传送到项i。
Gi和Pi都只与被加数Ai和加数Bi有关，而与进位信号无关。
2.4.5 加法器
一．加法器的基本概念及工作原理
1．半加器
半加器的真值表如表2.20所示。表中的A和B分别表示被 加数和加数输入，S为本位和输出，C为向相邻高位的进位 输出。由真值表可直接写出输出逻辑函数表达式:
SABABAB
C AB
A
=1
S
B
&
C
ͼ 4.5.1 ÉÓ Òì »ò ÃÅ ºÍ Óë ÃÅ × é ³É µÄ ° ë ¼Ó Æ÷
【例2.16】 用3:8译码器设计一个“1线-8线”数据分配 器。
解：如图2.27连接，当输入有效数据D时，在数据输出 端得到表2.16结果（输入、输出均低电平有效）。