第七章 组合逻辑电路多路器和逆多路器 编码器和译码器 全加器组合逻辑电路的一般形式在数字系统中大量用到组合逻辑电路来执行运算和逻辑操作。

在数字系统中大量用到组合逻辑电路来执行运算和逻辑操作。

组合逻 辑电路中不存在反馈回路，没有记忆功能，因此， 辑电路中不存在反馈回路，没有记忆功能，因此，组合逻辑电路的输出只 与当前的输入状态有关，而与电路过去的状态无关。

与当前的输入状态有关，而与电路过去的状态无关。

对于组合逻辑电路，若电路有m个输入 个输入x1,x2,……,xm,产 ★ 对于组合逻辑电路，若电路有 个输入 产 生n个输出信号y1,y2,……,yn, ★ 则输出与输入之间的关系可以表示为： 则输出与输入之间的关系可以表示为：Y=F（X） （ ）2组合逻辑 IC设计的基本过程 设计的基本过程根据电路功能的要求列出电路的真值表； 根据电路功能的要求列出电路的真值表； 根据真值表写出每个输出变量的逻辑表达式； 根据真值表写出每个输出变量的逻辑表达式； 通过逻辑化简找出适当的结构形式； 通过逻辑化简找出适当的结构形式； 画出逻辑图和电路图； 画出逻辑图和电路图； 根据电路性能的要求确定每个器件的参数； 根据电路性能的要求确定每个器件的参数； 通过模拟验证电路的功能和性能。

通过模拟验证电路的功能和性能。

3一、多路器和逆多路器多路器和逆多路器多路器（ ）：通过控制信号从多个数据来源中选择一 多路器（MUX）：通过控制信号从多个数据来源中选择一 ）： 个传送出去。

个传送出去。

逆多路器（ ）：根据控制信号把一个数据送到多 逆多路器（DEMUX）：根据控制信号把一个数据送到多 ）： 个输出端中的某一个。

个输出端中的某一个。

约束条件：如果对 个数据进行 约束条件：如果对m个数据进行 选一， 个控制信号应满足： 选一 个控制信号应满足 m选一，则m个控制信号应满足：控制信号的位数应满足： 控制信号的位数应满足：多路选择器(Multiplexer) 多路选择器通过控制信号实现多个输入数据中一路的输出。

通过控制信号实现多个输入数据中一路的输出。

二路数据选择器Y = D1 S + D 2 S四路数据选择器 四路数据选择器 Y = S1 S 0 D 0 + S1 S 0 D1 + S1 S 0 D 2 + S1 S 0 D 3控制信号数量i与输入信号数量m之间满足： 控制信号数量i与输入信号数量m之间满足：i = log 2 m6二路数据选择器的实现用CMOS静态组合逻辑与或非门 CMOS静态组合逻辑与或非门 静态组合逻辑F = AS + BSA F B SA B A S书图5.1-5 书图5.1-5S S B S Y7二选一数据选择器的实现(cont.) 二选一数据选择器的实现A F B S B S S A S B SY = AS + BS = AS i BS = ( A + S )( B + S )A8二路数据选择器的实现(cont.) 二路数据选择器的实现用CMOS传输门 CMOS传输门F = A⋅ S + B ⋅ SFFF9二路数据选择器的实现 (cont.)S VDD S FFGND A S S B10四路数据选择器控制信号实现四路输入数据中一路的输出； 控制信号实现四路输入数据中一路的输出； 四路输入数据需要2个控制变量； 四路输入数据需要2个控制变量；每次只能选中一路 且必选中一路。

且必选中一路。

真值表： 真值表：S1 0 0 1 1 S0 0 1 0 1 F D0 D1 D2 D311四路数据选择器的实现 1/3静态组合逻辑实现 用CMOS静态组合逻辑实现 静态组合逻辑实现Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3= S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3D0问题： 问题： 高扇入D1FD2 D3S0S112四路数据选择器 2/3静态组合逻辑实现 实现： 用CMOS静态组合逻辑实现：Building big from small;　Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3 = S1 ( S0 D0 + S0 D1 ) + S1 ( S0 D2 + S0 D3 )D01 0SS1 0 0 1 1S0 0 1 0 1F D0 D1 D2 D3D1S0D2D30 1S0 1SYS113Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3 = S1 ( S0 D0 + S0 D1 ) + S1 ( S0 D2 + S0 D3 )D0 D1 D2 D3AOI AOIYAOIS0S114四路数据选择器 3/3实现： 传输门实现 用CMOS传输门实现：两个传输门串联可实现三个信 号的与；而四个乘积项的或可用四路并联实现。

号的与；而四个乘积项的或可用四路并联实现。

　Y = S1 S0 D0 + S1S0 D1 + S1 S0 D2 + S1S0 D3D3 D2 D1 D0 S1 S0 书图5.1-7 书图5.1-715一个实际的四位CMOS二选一多路器：传 输门实现 Y = S S D + S S1 0 0 10D1+ S1 S 0 D 2 + S1S 0 D 3传输门逻辑的优越之处：只使用6个MOSFET就实现多路器 逆多路器功能。

传输门逻辑的优越之处：只使用 个 就实现多路器/逆多路器功能。

就实现多路器 逆多路器功能逆多路选择器控制信号实现一路输入数据的多路输出； 控制信号实现一路输入数据的多路输出； m路输出数据需要 log 2 m个控制变量；每次只能选中 个控制变量； 一位数据送至其中一路。

一位数据送至其中一路。

由于传输门的双向导通特性， 由于传输门的双向导通特性，故将多路数据选择器 的输入和输出互换则可实现逆多路选择器 则可实现逆多路选择器。

的输入和输出互换则可实现逆多路选择器。

17二、编码器和译码器编码器和译码器概念数字电路只能处理0和 组成的二进制信息， 数字电路只能处理 和1组成的二进制信息，而外部世界的信 组成的二进制信息 息是多种多样的，例如键盘上的英文字母：ABCD…，日常 息是多种多样的，例如键盘上的英文字母： ， 采用的十进制数： ， ， 采用的十进制数：1，2，3…，这些信息只有转换成二进制 ， 代码才能送入数字系统进行运算。

代码才能送入数字系统进行运算。

编码器又叫符号器，它把一组 个输入信号用一组 个输入信号用一组n位二进 编码器又叫符号器，它把一组m个输入信号用一组 位二进 制代码表示，使它们一一对应。

制代码表示，使它们一一对应。

译码器又叫做解码器或复号器，它和编码器作用相反， 译码器又叫做解码器或复号器，它和编码器作用相反，解读 输入的二进制代码。

输入的二进制代码。

根据输入代码的值在一组输出中相应的 一个输出线上产生输出信号。

一个输出线上产生输出信号。

编码器 (Encoder)实现不同类型代码之间的转换。

实现不同类型代码之间的转换。

把一组m个输入信号用一组n 即：把一组m个输入信号用一组n位( 2n ≥ m ) 二进制代码表示，且一一对应。

二进制代码表示，且一一对应。

20编码器的一种逻辑结构注意注意：：集成电路中输入集成电路中输入、、输出都经过反相器作缓冲器译码器 (Decoder)将二进制码转换为其他类型代码将二进制码转换为其他类型代码。

根据输入的代码值在一组输出中相应的一个输出线上产生输出信号。

即：把一组把一组n n 位( )( )二二进制代码表示为一组进制代码表示为一组m m 个输入信号个输入信号，，且一一对应且一一对应。

2nm ≥在数字系统中常用的译码器在数字系统中常用的译码器：： 二进制变量译码器 码制变换译码器 显示译码器Enable 静态输入x2 x1 x0输出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73ROM和PLA的差别显示译码器把BCD 代码转换成十进制数字或其它字符并通过数码管直接显示出来显示出来。

三、全加器全加器加法器是实现运算器的核心全加器又是加法器的基本单元一般组合逻辑电路的设计流程:根据真值表写出逻辑表达式；；1)根据真值表写出逻辑表达式进行适当的逻辑变换和化简；；2)进行适当的逻辑变换和化简确定电路的逻辑图和具体实现的电路；；3)确定电路的逻辑图和具体实现的电路4)根据电路性能要求确定电路参数;；完成电路的版图设计。

5)完成电路的版图设计A B C全加器版图设计1.减小面积减小面积：：把所有MOS 管都取相同的最小尺寸管都取相同的最小尺寸。

2.简化版图设计简化版图设计：：所有多晶硅栅都是简单的直条矩形所有多晶硅栅都是简单的直条矩形。

3.便于做阱区便于做阱区：：所有PMOS 管集中在上半部管集中在上半部，，所有NMOS 管集中在下半部管集中在下半部。

全加器版图优化1.考虑到空穴迁移率比电子迁移率低, PMOS 宽度加大宽度加大。

2.关键路径上的延迟关键路径上的延迟：：产生CO 的AOI 门中所有MOS 管的尺寸要大一些尺寸要大一些。

3.电容的影响电容的影响：：在产生S 的AOI 门中为避免3个串联MOS 管中间结点电容的影响管中间结点电容的影响，，把晚来的信号C 接到最靠近输出结点的MOS 管。

与未优化前相比与未优化前相比，，面积增加了17%，延迟减少了50%。

TSPC ：真正的单相时钟电路静态电路的问题静态电路的问题：：1.逻辑关系中求和要用到CO 的非信号的非信号，，使S 输出的延迟较大输出的延迟较大。

2.求和电路中最多有3个MOS 管串联管串联，，将使电路性能受到影响将使电路性能受到影响。

动态电路的设计思路动态电路的设计思路：：引入中间变量P 改写逻辑表达式后最多是2个变量的与。

获得的好处获得的好处：：最多只有2个MOS 管串联，简化了逻辑表达式简化了逻辑表达式，，也使输入信号的负载减小号的负载减小。

用TSPC 电路实现串行加法器具体设计具体设计：：采用富NMOS 的TSPC 电路块和富PMOS 的TSPC 电路块级联使得求和分别在2个时钟半周期内完成个时钟半周期内完成。

工作过程工作过程：：流水线串行1.令C=0，然后送入最低位的A 、B 信号信号，，产生最低位的S 和进位输出信号C 。

2.这个C 作为下一位的进位输入信号输入信号，，再与下一位的A 、B 信号全加产生新的S 和C 信号。

3. 重复1.2。

要实现多位数据的并行加法器要实现多位数据的并行加法器，，可以采用多个全加器电路串联可以采用多个全加器电路串联。

下图是位加法器位加法器。

这种行波进位加法器最大的问题是速度慢，因为高位要等待低位的进位输出结果输出结果。