第5章CMOS版图设计5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化2/783/785.1 版图设计基本概念⏹什么是版图设计？☐Layout design ：定义各工艺层图形的形状、尺寸以及不同工艺层的相对位置。
⏹版图设计的内容☐布局：就是将组成集成电路的各部分合理地布置在芯片上。
安排各个晶体管、基本单元、复杂单元在芯片上的位置。
☐布线：就是按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。
设计走线，实现管间、门间、单元间的互连。
☐尺寸确定：确定晶体管尺寸（W、L）、互连尺寸（宽度）以及晶体管与互连之间的相对尺寸等。
4/78⏹版图设计的目标☐满足电路功能、性能指标、质量要求☐尽可能节省面积，以提高集成度，降低成本☐尽可能缩短连线，以减少复杂度，缩短延时、改善可靠性5/78EDA工具的作用(EDA: Electronic Design Automation)⏹版图编辑☐规定各个工艺层上图形的形状、尺寸、位置（Layout Editor）⏹规则检查☐版图与电路图一致性检查（LVS，Layout VersusSchematic）☐设计规则检查（DRC，Design Rule Checker）☐电气规则检查（ERC，Electrical Rule Checker）⏹布局布线☐Place and route，自动给出版图布局与布线6/787/78电路图与版图一致性检查（LVS ）从版图中提取的电路同原电路相比较，其方法通常是将两者的网表进行对比。
比较的结果，可以是完全一致或两者不全一致，设计者应对所示的错误进行必要的版图修改。
电路图与版图一致性检查（LVS: Layout Versus Schematic ）设计规则检验（DRC：Design Rule Check）设计规则检查是一个运用版图数据库检查在版图上涉及的每条设计规则的程序。
例如检查在版图上每条金属线的宽度和间距以保证它们不违反所规定的最小值。
通过DRC保证该设计在生产工艺的限度范围内，可被制造出来。
8/789/78除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的连接错误。
这就需要用ERC 检验步骤来加以防范。
为了进行ERC 的验证，首先应在版图中将各有关电学节点做出定义。
如将电源、接地点、输入端、输出端分别给出“节点名”。
电气规则检查（ERC ：Electrical Rule Check ）5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化10/78设计规则（DR，Design Rules）的含义⏹由于器件的物理特性和工艺的限制，芯片上物理层的尺寸和版图设计必须遵守的特定规则。
⏹这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
⏹因此不同的工艺，就有不同的设计规则。
⏹设计人员与工艺人员之间的接口与“协议”。
⏹版图设计必须无条件服从的准则。
11/7812/78设计规则的制约因素–1：工艺误差曝光波长：不能精确成像比波长小的尺寸。
显影：光衍射导致边缘模糊化。
刻蚀：横向刻蚀，使边缘加粗。
注入与扩散：横向注入导致n+/p+区沿水平方向有不期望的扩大。
显影：通过碱液作用，将未发生光聚合反应的感光材料冲掉。
13/78设计规则的制约因素–2：电学考虑串扰：两导线间距过小，存在的寄生电容耦合会引起导线间的相互扰动。
电迁移：铝线过细、电流密度过大时，铝原子从一端移到另一端的现象。
有关电迁移见书本P90避免电迁移的措施：1. 铝中混入铜元素2. 加宽铝线14/78设计规则的制约因素–3：封装与应用考虑焊盘面积：应足够大，保证可靠键合。
焊盘下面的器件要求：键合时可能损伤下面器件。
芯片边缘：划片时不能损伤到芯片内部电路。
静电保护：ESD, Buffer的尺寸通常较大。
设计规则与性能和成品率之间的关系⏹一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。
⏹规则越保守，成品率越高，但芯片面积越大，单颗芯片成本越高。
⏹规则越激进，芯片面积越小，成本越低，电路速度越快，但电路失效的几率越大。
15/78设计规则的分类•最小线宽Minimum Width•最小间距Minimum Spacing•最小延伸Minimum Extension•最小包围Minimum Enclosure•最小覆盖Minimum Overlay16/78基本定义17/7818/78最小宽度与最小间距(1)多晶线最小宽度多晶线最小间距19/78最小宽度与最小间距(2)20/78最小包围有源区接触窗口距离有源区周边的最小距离当一个特征图形必须放置在芯片表面上已经形成的特征图形的内部时，就必须遵守离最小包围这一规则。
最小延伸它要求图形的一部分必须延伸到一个已有的边界沿之外21/7822/78常见工艺误差两层掩模未对准→相邻工艺层短路或开路灰尘→工艺层有效宽度减少横向扩散→沟道有效长度缩短23/78违背设计规则带来的问题(1)若两层掩模未对准会产生问题。
如金属塞图形与n+区未对准会导致金属－p 衬底之间发生短路24/78违背设计规则带来的问题(2)符合设计规则不符合设计规则→源、漏短路5.1 版图设计基本概念5.2 设计规则5.3 基本工艺层版图5.4 FET版图尺寸的确定5.5 逻辑门的版图设计5.6标准单元版图5.7 设计层次化25/785.3 基本工艺层版图⏹基本的掩膜工序为：从p型衬底开始☐n阱（nWell）☐有源区（Active）☐多晶（Poly）☐p选择（pSelect）}掺杂区☐n选择（nSelect）☐有源区接触（Active contact）☐多晶接触（Poly contact）☐金属1（Metal1）☐通孔（Via）☐金属2（Metal2）☐覆盖玻璃（Overglass）/ 钝化层（Passivation）⏹各层可以按任何次序绘制26/7827/785.3 基本工艺层版图n 阱（nWell)截面图掩膜组相邻n 阱之间的最小间距n 阱最小宽度（数字电路）28/785.3 基本工艺层版图有源区相邻有源区边与边之间的最小间距有源区最小宽度截面图有源区图形器件建立在有源区上，除去FOX （场氧，用于器件电隔离）的区域是有源区。
，以及衬底和阱的欧姆接触29/785.3 基本工艺层版图掺杂硅区: n+有源区至nSelect 的最小距离有源区最小宽度截面图掩膜组，以及衬底和阱的欧姆接触n+=(nSelect)(Active)30/785.3 基本工艺层版图掺杂硅区:p+有源区至pSelect 的最小距离pSelect 至nWell 的最小间距截面图掩膜组p+=(pSelect)(Active)31/78⏹多晶POLY 跨越n+或p+时，形成MOSFET ；⏹POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有自对准作用。
对多晶的基本设计规则p w =多晶的最小宽度=多晶到多晶的最小间距p p s nFET 结构5.3 基本工艺层版图多晶硅32/785.3 基本工艺层版图多晶硅33/785.3 基本工艺层版图nFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度34/785.3 基本工艺层版图pFET 的形成沟道长度=多晶最小宽度多晶离开有源区的最小延伸有源区宽度35/785.3 基本工艺层版图实际尺寸与设计尺寸的差别设计（画出）的版图最终制造出的结果5.3 基本工艺层版图版图尺寸≠最终尺寸⏹版图尺寸（设计值）≠芯片的最终尺寸（有效值）☐FET沟道长度（注入退火步骤期间的横向掺杂导致沟道长度变短）设计值L=多晶硅的线宽wp有效值Leff=L-△L< w p☐FET沟道宽度（生长场氧引起有源区减少使沟道宽度变小）设计值W=有源区宽度wa有效值Weff=W-△W< w a⏹精确分析FET特性时应使用：Leff 、Weff、Weff/ L eff不要用：L、W、W/ L36/785.3 基本工艺层版图有源区接触有源区接触（Active Contact）－硅与互连金属的接触接触孔垂直方向的尺寸接触孔水平方向的尺寸有源区接触与有源区边缘之间的最小间距截面图一般情况的掩膜组37/7838/785.3 基本工艺层版图金属层:与有源区接触Metal1至有源区接触的最小间距Metal1线的最小宽度金属塞截面图一般情况的掩膜组39/785.3 基本工艺层版图金属层: 多接触孔为减少金属与硅之间的接触电阻，可采用多个接触孔并联的形式有源区对金属的覆盖余量金属对接触孔的覆盖余量相邻接触孔之间的最小间距接触孔边长若单个接触孔的接触电阻为接触孔边长R c ，则N 个接触孔并联的接触电阻为R c,eff =R c /N40/785.3 基本工艺层版图金属层:与源/漏接触有源区至多晶的最小间距多晶至有源区接触的最小间距5.3 基本工艺层版图金属层:与多晶接触多晶与Metal1的连接多晶对接触孔的最小覆盖余量Metal1与Metal1的最小间距多晶接触孔的最小边长41/785.3 基本工艺层版图通孔和多层金属通孔（Via)－形成相邻两层金属之间的互连通孔与Metal1边之间的最小间距相邻Metal2边之间的最小间距通孔的边长通孔与Metal2边之间的最小间距Metal2的最小宽度42/7843/785.3 基本工艺层版图串联的nFET多晶与多晶之间的最小间距44/785.3 基本工艺层版图并联的nFET并联的nFET沟宽不同的两个nFET串联一条栅的边与有源区边界改变处之间的距离当采用公共的有源区形成具有不同W值的FET时，需要引入另一条设计规则。
多晶至有源区的间距sp-a是指一条栅的边与有源区边界改变处之间的距离。
45/7846/78闩锁(Latch-up)现象闩锁时的电流路径四层pnpn 器件的特性47/78CMOS 闩锁效应由于寄生的可控硅效应引起CMOS 电路的电源和地之间的短路，使CMOS集成电路失效。
闩锁的起因：T1和T2的基区分别耦合到M1、M2的源区，源端的电压摆动会向N 阱或者衬底注入相当大的电流，引发闩锁。
特别是大的数字电路输出缓冲器（反相器）容易发生闩锁效应。
因为其漏极结电容大，容易向衬底注入大电流，或者由于地线上产生瞬间大电压而使源衬PN 结正偏，向衬底注入大电流。
48/78防止闩锁效应的版图如何防止闩锁？CMOS闩锁效应⏹防止latch-up的方法：1.使N沟器件远离N阱，减小横向NPN管的 值；但会使芯片面积增大。
2.使R nwell和R psubs尽量小；☐使用尽量多的阱接触孔和衬底接触孔；☐对于大电流器件使用保护环：PMOS管周围加接电源的N+保护环；NMOS管周围加接地的P+保护环；3.SOI工艺、双阱工艺采用不直接在衬底上制造管子的非体硅CMOS工艺，如绝缘体上硅（SOI）不形成pnpn。