CLK
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
•T1 状态：BIU将RAM或I/O地址放在地址/数据复用总线A/D）上。 •T2 状态： ➢读总线周期：A/D总线为接收数据做准备。改变线路的方向。 ➢写总线周期： A/D总线上形成待写的数据，且保持到总线周期的 结束(T4)。
•T3, T4:对于读或写总线周期，AD总线上均为数据。
8086微处理器
8088微处理器
• 16位AD复用 • BHE高八位数据总线允许 • M/IO引脚选择
存储器/接口电路
8位AD复用 不用 M/IO引脚选择 存储器/接口电路
§3 相关电路知识
常用两种基本电路：三态门和D触发器
一、三态门 （一）NMOS的三态门电路分析
+5V
T为低电平时输出为高阻抗(三态)
– 22 行
READY：输入，高电平有效，准备就绪引脚。当进
总线操作时，该引脚有效才可以完成数据传
送操作，否则会一直等待该引脚为有效状态。
– 23
TEST ：输入，低电平有效，测试引脚。当它有效
时，可以使微处理器退出WAIT指令的执行。
– 33
MN/MX：工作方式选择引脚。接高电平表示工作
(一)、引脚的功能（续）
– 17
NMI：输入，上升沿有效，不可屏蔽中断请求引脚
– 18
INTR：输入，高电平有效，可屏蔽中断请求引脚
– 32
RD：输出，三态，低电平有效，读控制引脚
• (3) 复用总线引脚
– 9—16 AD0~AD7：地址/数据分时复用引脚，双向，三态 – 38-35 A16 ~A19 /S3~S6：地址/状态分时复用引脚，输出，三态 • (4) 在不同工作方式下定义不同的引脚
T为高电平时输出为输入的反相
A
F
T
F
T
A
表示反相或低电平有效
（二）三态门符号
A
F
A
F
A
F
T
T
T
三态门具有单向导通和三态的特性。
（三）常用集成电路芯片
1~2个
若干个
T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti
总线周期
总线周期
8086 基本总线周期 空闲时钟周期Ti，在两个总线周期之间插入，总线处于空 闲状态
三、学习CPU时序的目的
• 1、了解时序有利于我们深入理解指令的 执行过程
• 2、有利于适当选用指令 • 3、对于CPU、存储器和I/O端口时序配合
A8
8088
A15 SSO HIGH
(一)、引脚的功能
• (1) 电源、地、时钟信号
– 40
Vcc +5V
– 1和20 GND
– 19
CLK 5MHz，占空比1/3
• (2) 处理器控制信号
– 21
RESET：输入，高电平有效，复位信号。使微处理
器
停止现行操作，并进行初始化：CS置为FFFFH， 其余寄存器清零、指令队列清空。
基本的总线周期：存储器读或写；输 入输出端口的读或写；中断响应
二、CPU的时序和存储器以及外设的时序
• 总线周期的组成：8088的基本总线周期 为4个时钟周期，每个时钟周期间隔称为 一个T状态。
总线周期
总线周期
T1
CLK
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
总线周期
总线周期
T1
有深刻理解 • 4、在控制过程中实时操作的需要
§2 8088的总线
• 一、8088的两种组态 • 二、8088的引线
一、8088的两种组态
• 当把8088CPU与存储器和外设构成一个计算 机系统时，根据所连的存储器和外设的规模， 8088可以有两种不同的组态：
最小组态：系统的地址总线由CPU的AD0-AD7,A8A15,A16-A19通过地址锁存器8282构成；数据总线可以直 接供给，也可以通过发送/接收接口片子8286供给；控制 总线直接供给。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的
• （2）目前，解决方法：在CPU中设计一条准 备就绪READY输入线（存储器或I/O端口输给 CPU的状态线），CPU在T3状态的前沿采样 该信号，当RAM或I/O接口速度不够时，T3与 T4 之间可插入等待状态 Tw 。
•Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状 态 Ti 。
基本的总线周期时序分析
若干个 T1 T2 T3 T4 T1 T2 T3 Tw Tw Tw T4 T1 T2
总线周期
总线周期
8088基本的总线周期
由4个T状态组成，记为：T1、 T2、 T3、 T4 等待时钟周期Tw，在总线周期的T3和T4之间插入，总线处于 等待状态
第四章 8088的总线操作和时序
§1 概述 §2 8088的总线 §3 相关电路知识 §4 8088典型时序分析 §5 IBM PC/XT的CPU系统 §6 计数器和定时器电路
§1 概述
• 一、指令周期、总线周期和T状态 • 二、CPU的时序和存储器以及外设的时
序 • 三、学习CPU时序的目的
一、指令周期、总线周期和T状态
– 31 – 30 – 29
HOLD RQ/GT0 HLDA RQ/GT1 WR LOCK 写控制信号变成总线封锁信号
– 28 – 27 – 26 – 25 – 24 – 34
M/IO DT/R DEN ALE INTA HIGH
最小组态 最大组态
（二）、8086与8088在引脚上的区别
• 指令的执行：取指令、译码和执行 • 指令周期：执行一条指令所需要的时间 • 总线周期：CPU从存储器或输入输出端口，存
取一个字节所需时间 • 每个总线周期包括4个T状态，每个T状态是
8088中处理动作的最小单位（时钟周期） • 8088的时钟频率为5Mz，一个T状态为200ns，
在IBM-PC中，时钟频率为4.77MHz，一个T 状态为210ns
最大组态：通过总线控制器8288来形成各种总线周期， 控制信号由8288供给。IBM PC/XT工作在最大模式
两种组态方式的实现：通过MN/MX引脚选择是处于小工作 模式(MN)还是处于大工作模式(MX)。同样是40根引脚，但 是在不同工作模式时，部分引脚的定义又有所不同。
二、8088的引线
A14 A13 A12 A11 A10 A9